一种t位元半平行处理式(n,k)循环检知码加解码器之设计方法

摘要

一种ｔ位元半平行处理式(n，k)循环检知码加解码器之设计方法，系将传统串联处理式之(n，k)循环检知码加解码器之设计方法，转换成ｔ位元半平行处理，所以吾人可利用此方法，使用低速的处理单元来设计(n，k)循环检知码加解码器，更进一层地，利用此方法设计在高速数据中，所使用的超大型积体电路式(n，k)循环检知码加解码器，最后，吾人以一些设计例证（含同步光纤网路所使用的检知码加解码器之设计），说明本方法的适宜性。

主权项

1.一种t 位元半平行处理式(n,k)循环检知码加解码器之设计方法,包括有:步骤一:设计t 位元输入 n - k 位元输出除法余式器其左半部为输入,右半部为余式输出,如果以输入(io...it-1),与输出(Oo...On-k-1)之布林代数,左半部输入Rem[X1XN-K]g(X)表示,右半部式输出X1以Oi表示[此处之加为互斥性取余値],改写则为On-k-1=函数(io....it-1)On-k-2=函数(io....it-1)Q1=函数(io....it-1)Qo=函数(io....it-1)步骤二:将/(Oo...On-k-1)存入n-k个并联的位移记忆体,为(So....Sn-k-1);步骤三:当有新的输入値(io....it-1),贝:j回授(So....Sn -k-1)与(io....it-1),相加后再输入t 位元输入n-k位元输出之除法余式器:步骤四:其输出(Oo....Oo -k-1 )则与(Ot So....Sn -k-1)相加后再存入n-k个并联的位移记忆体,为(So....Sn -k-1);以及如此步骤三、步骤四,一直重覆运作直到全部资料输入后,其n - k个并