| 主权项 |
1.于第一层电极(20)形成一通路孔(50)然后形成第二层电极(28)以形成半导体元件多层互连之方法,包括下列步骤:于第一层电极(20)已形成之半导体基层整个表面上,形成一第一介电质层(22);于上述第一介电质层(22),形成一绝缘物质(100)以填补一可重入口(40);将第二介电质层(26)层压于上述第一介电质电(22)与绝缘物质(100)之上;以照相石版术过程处理形成于第一层电极(20)上之第二介电质层(26),以形成上述通路孔(50);于上述通路孔(50)已形成之半导体基层整个表面上形成一绝缘层(200);将上述绝缘层(200)施以各向异性蚀刻,使衬片(200a)留在通路孔(50)之外壁上;将传导物质沈积于外壁被上述衬片(200a)所包围之上述通路孔(50)内,及上述第二介电质层(26)之整个表面上;以及将上述传导物质作成所希望的传导层形状模式者。2.如申请专利范围第1项所请求之半导体元件多层互连之方法,其中所述第一层电极(20)之厚度约为0.50至0.9m。3.如申请专利范围第1项所请求之半导体元件多层互连之方法,其中所述第一介电质层(22)为Sio2,TEOS,和PSG之一者。4.如申请专利范围第3项所请求之半导体元件多层互连之方法,其中所述第一介电质层(22)以等离子增强化学气相沈积法(PECVD)所形成。5.如申请专利范围第3项所请求之半导体元件多层互连之方法,其中所述第一介电质层(22)之沈积厚度为0.2至0.6m。6.如申请专利范围第1项所请求之半导体元件多层互连之方法,其中所述绝缘物质(100)为一SOG层。7.如申请专利范围第6项所请求之半导体元件多层互连之方法,其中所述绝缘物质(100)之涂层过程至少作一次。8.如申请专利范围第6项所请求之半导体元件多层互连之方法,其中所述绝缘物质(100)之厚度为0.05至0.4m。9.如申请专利范围第6项所请求之半导体元件多层互连之方法,其中所述第二介电质层(26)是透过内蚀刻过程,以形成上述绝缘物质(100)及填补上述可重入口(40)而自我平面化。10.如申请专利范围第9项所请求之半导体元件多层互连之方法,其中所述内蚀刻过程的实施,是直至上述第一介电质层(22)暴露为止。11.如申请专利范围第9项所请求之半导体元件多层互连之方法,其中所述内蚀刻过程实施时,上述绝缘物质(100)被留于第一介电质层(22)上。12.如申请专利范围第6项所请求之半导体元件多层互连之方法,其中所述上述绝缘物质(100)是直接沈积,并不经过内蚀刻过程。13.如申请专利范围第6项所请求之半导体元件多层互连之方法,其中所述绝缘物质(100)是经由重复涂层/热烤过程,而使上述第二介电质层(26)自我平面化。14.如申请专利范围第1项所请求之半导体元件多层互连之方法,其中所述第一介电质层(26)与第一介电质层(22)之物质相同。15.如申请专利范围第14项所请求之半导体元件多层互连之方法,其中所述第二介电质层(22)之沈积厚度为0.2至0.6m。16.如申请专利范围第1项所请求之半导体元件多层互连之方法,其中所述形成通路孔(50)之蚀刻步骤为,先实施各向同性蚀刻然后实施各异同性蚀刻。17.如申请专利范围第1项所请求之半导体元件多层互连之方法,其中所述各向同性蚀刻之实施,是直到第二介电质层(26)的边缘部分,与通路孔(50)接触,蚀刻至0.1至0.5m。18.如申请专利范围第1项所请求之半导体元件多层互连之方法,其中所述通路孔(50)之大小为亚微米。19.如申请专利范围第18项所请求之半导体元件多层互连之方法,其中所述通路孔(50)为0.6至1.5m。20.如申请专利范围第1项所请求之半导体元件多层互连之方法,其中所述绝缘层(200)之物质与第一介电质层(22)及第二介电质层(26)之物质相同。21.如申请专利范围第20项所请求之半导体元件多层互连之方法,其中所述绝缘层(200)之沈积厚度为0.05至0.15m。22.如申请专利范围第1项所请求之半导体元件多层互连之方法,其中所形成第一层电极(20)与第二层电极(28)之传导物质为低电阻物质。23.如申请专利范围第1项所请求之半导体元件多层互连之方法,其中所形成第一层电极(20)与第二层电极(28)之传 |
