| 主权项 |
1.一种资料驱动器,用以驱动一液晶显示面板,该资 料驱动器包括: 一减少启动电流之装置,用以接收一电荷分享致能 讯号以及一资料转送讯号,该资料转送讯号包括多 个依序产生的资料转送致能讯号,两相邻的资料转 送致能讯号间存在一间隔,该减少启动电流之装置 接收到电荷分享致能讯号后至少一段该间隔才开 始根据该电荷分享致能讯号以及该资料转送致能 讯号输出一控制讯号; 一资料处理电路,用以暂存一显示资料,当接收到 该资料转送致能讯号,则输出该显示资料; 一第一电压准位移位器,用以将该显示资料,转换 为一第一电压准位显示资料; 一数位转类比转换器,用以将该第一电压准位显示 资料转换为类比显示资料;以及 一输出缓冲器,接收该减少启动电流之装置所输出 的该控制讯号以及该类比显示资料,当接收到该减 少启动电流之装置所输出的该控制讯号致能时,利 用该类比显示资料以驱动该液晶显示面板。 2.如申请专利范围第1项所述之资料驱动器,其中该 减少启动电流之装置包括: 一延迟电路,用以接收该资料转送致能讯号以及该 电荷分享致能讯号,并将该些资料转送致能讯号以 及该电荷分享致能讯号延迟至少一段该间隔才开 始输出一延迟电荷分享致能讯号以及该资料转送 致能讯号;以及 一逻辑电路,将该延迟电路所输出的该延迟电荷分 享致能讯号以及该资料转送致能讯号做逻辑运算 后输出该控制讯号以控制该输出缓冲器。 3.如申请专利范围第2项所述之资料驱动器,其中该 减少启动电流之装置更包括: 一第二电压准位移位器,接收该控制讯号并作电压 位准移位后输出一高压电荷分享致能讯号以启动 该输出缓冲器。 4.如申请专利范围第1项所述之资料驱动器,其中该 输出缓冲器包括: 多数个单增益放大器,每一该些单增益放大器包括 输入端以及输出端,其输入端接收该类比显示资料 ;以及 多数个第一开关,每一该些第一开关分别耦接每一 该些单增益放大器之输出端, 其中,该控制讯号致能时,导通该些第一开关。 5.如申请专利范围第4项所述之资料驱动器,其中该 输出缓冲器更包括: 一第二开关,其一端耦接一第一偏压,另一端耦接 该些单增益放大器之启动端, 其中,该控制讯号致能时,导通该第二开关以启动 该些单增益放大器。 6.如申请专利范围第2项所述之资料驱动器,其中该 延迟电路包括: 一反相器,包括输入端以及输出端,输入端接收该 资料转送致能讯号,将该资料转送致能讯号做逻辑 反相后输出; 一第一D型触发器,包括设定端、正时脉输入端、 反时脉输入端、D输入端、正输出端以及反输出端 ,该第一D型触发器之设定端接收一设定讯号,该第 一D型触发器之正时脉输入端接收该资料转送讯号 ,该第一D型触发器之反时脉输入端耦接该反相器 之输出端,该第一D型触发器之D输入端耦接该第一D 型触发器之反输出端; 一第二D型触发器,包括设定端、正时脉输入端、 反时脉输入端、D输入端、正输出端以及反输出端 ,该第二D型触发器之设定端接收该设定讯号,该第 二D型触发器之正时脉输入端耦接该第一D型触发 器之正输出端,该第二D型触发器之反时脉输入端 耦接该第一D型触发器之反输出端,该第二D型触发 器之D输入端输入一逻辑0电位; 一第三D型触发器,包括设定端、正时脉输入端、 反时脉输入端、D输入端以及输出端,该第三D型触 发器之设定端接收该设定讯号,该第三D型触发器 之正时脉输入端耦接该第二D型触发器之正输出端 ,该第三D型触发器之反时脉输入端耦接该第二D型 触发器之反输出端,该第三D型触发器之D输入端接 收该资料转送致能讯号,第三D型触发器之输出端 输出该资料转送致能讯号;以及 一第四D型触发器,包括设定端、正时脉输入端、 反时脉输入端、D输入端以及输出端,该第四D型触 发器之设定端接收该设定讯号,该第四D型触发器 之正时脉输入端耦接该第二D型触发器之正输出端 ,该第四D型触发器之反时脉输入端耦接该第二D型 触发器之反输出端,该第四D型触发器之D输入端接 收该电荷分享致能讯号,第四D型触发器之输出端 输出该延迟电荷分享致能讯号。 7.如申请专利范围第6项所述之资料驱动器,其中该 延迟电路更包括: 一启动重设电路,用以在启动时,产生该设定讯号 。 8.如申请专利范围第7项所述之资料驱动器,其中该 启动重设电路包括: 一电阻,一端耦接一第一电位;以及 一电荷储存元件,一端耦接该电阻的另一端,另一 端耦接一第二电位, 其中,该电阻与该电荷储存元件所耦接之节点产生 该设定讯号。 9.如申请专利范围第8项所述之资料驱动器,其中该 第一电位为电源电位,该第二电位为接地电位。 10.如申请专利范围第2项所述之资料驱动器,其中 该逻辑电路包括: 一及逻辑闸,将延迟电路所输出的该延迟电荷分享 致能讯号以及该资料转送致能讯号作及逻辑运算 后输出该控制讯号。 11.一种减少启动电流之装置,用以减少一资料驱动 器之启动时的输出电流,该资料驱动器包括一高压 输出电路,该减少启动电流之装置包括: 一延迟电路,用以接收一电荷分享致能讯号以及一 资料转送讯号,该资料转送讯号包括多个依序产生 的资料转送致能讯号,两相邻的致能讯号间存在一 间隔,该延迟电路接收到电荷分享致能讯号后至少 一段该间隔才开始输出一延迟电荷分享致能讯号 以及该些资料转送致能讯号; 一逻辑电路,将延迟电路所输出的该电荷分享致能 讯号以及延迟电路所输出的该资料转送致能讯号 做逻辑运算后输出一控制讯号以启动该高压输出 电路。 12.如申请专利范围第11项所述之减少启动电流之 装置,其中该延迟电路包括: 一反相器,包括输入端以及输出端,输入端接收该 资料转送致能讯号,将该资料转送致能讯号做逻辑 反相后输出; 一第一D型触发器,包括设定端、正时脉输入端、 反时脉输入端、D输入端、正输出端以及反输出端 ,该第一D型触发器之设定端接收一设定讯号,该第 一D型触发器之正时脉输入端接收该资料转送致能 讯号,该第一D型触发器之反时脉输入端耦接该反 相器之输出端,该第一D型触发器之D输入端耦接该 第一D型触发器之反输出端; 一第二D型触发器,包括设定端、正时脉输入端、 反时脉输入端、D输入端、正输出端以及反输出端 ,该第二D型触发器之设定端接收该设定讯号,该第 二D型触发器之正时脉输入端耦接该第一D型触发 器之正输出端,该第二D型触发器之反时脉输入端 耦接该第一D型触发器之反输出端,该第二D型触发 器之D输入端输入一逻辑0电位; 一第三D型触发器,包括设定端、正时脉输入端、 反时脉输入端、D输入端以及输出端,该第三D型触 发器之设定端接收该设定讯号,该第三D型触发器 之正时脉输入端耦接该第二D型触发器之正输出端 ,该第三D型触发器之反时脉输入端耦接该第二D型 触发器之反输出端,该第三D型触发器之D输入端接 收该资料转送致能讯号,第三D型触发器之输出端 输出该资料转送致能讯号;以及 一第四D型触发器,包括设定端、正时脉输入端、 反时脉输入端、D输入端以及输出端,该第四D型触 发器之设定端接收该设定讯号,该第四D型触发器 之正时脉输入端耦接该第二D型触发器之正输出端 ,该第四D型触发器之反时脉输入端耦接该第二D型 触发器之反输出端,该第四D型触发器之D输入端接 收该电荷分享致能讯号,第四D型触发器之输出端 输出该延迟电荷分享致能讯号。 13.如申请专利范围第12项所述之减少启动电流之 装置,其中该延迟电路更包括: 一启动重设电路,用以在启动时,产生该设定讯号 。 14.如申请专利范围第13项所述之减少启动电流之 装置,其中该启动重设电路包括: 一电阻,一端耦接一第一电位;以及 一电荷储存元件,一端耦接该电阻的另一端,另一 端耦接一第二电位, 其中,该电阻与该电荷储存元件所耦接之节点产生 该设定讯号。 15.如申请专利范围第14项所述之减少启动电流之 装置,其中该第一电位为电源电位,该第二电位为 接地电位。 16.如申请专利范围第11项所述之减少启动电流之 装置,其中该逻辑电路包括: 一及逻辑闸,将延迟电路所输出的该电荷分享致能 讯号以及延迟电路所输出的该资料转送致能讯号 作及逻辑运算后输出该控制讯号。 17.如申请专利范围第11项所述之减少启动电流之 装置,更包括: 一电压准位移位器,接收该逻辑电路之输出,将该 控制讯号作电压位准移位后输出一高压电荷分享 致能讯号以启动该高压输出电路。 18.一种减少启动电流之方法,用以减少一资料驱动 器之启动时的输出电流,该资料驱动器包括一高压 输出电路,该减少启动电流之方法包括: 接收一电荷分享致能讯号以及一资料转送讯号,该 资料转送讯号包括多个依序产生的资料转送致能 讯号,两相邻的资料转送致能讯号间存在一间隔; 在开始接收到该电荷分享致能讯号后至少一段该 间隔,输出一延迟电荷分享致能讯号;以及 将该延迟电荷分享致能讯号之电压作电压位准移 位后输出作为一高压电荷分享致能讯号以启动高 压输出电路。 19.如申请专利范围第18项所述之减少启动电流之 方法,更包括: 在开始接收到资料转送讯号后至少一段该间隔时 间,输出该资料转送致能讯号;以及 利用该资料转送致能讯号启动该资料驱动器内部 低压电路。 图式简单说明: 图1A绘示为习知液晶显示器所使用的资料驱动器 之电路方块图。 图1B绘示为习知图1A液晶显示器所使用的资料驱动 器之操作时脉图。 图2绘示为本发明实施例之资料驱动器的电路方块 图。 图3绘示为本发明实施例之减少资料驱动器启动电 流之装置详细电路图。 图4绘示为本发明实施例图3电路的操作时脉图。 图5绘示为本发明实施例资料驱动器内部之输出缓 冲器的一种实施电路。 |
