| 摘要 |
<p>본 발명은 주파수 Ft를 갖는 입력신호(12)를 코히런트(coherent)하게 샘플링 (sampling)하여, N개의 연속하는 샘플들의 크기를 나타내는 출력 데이터 시퀀스를 생성하는 디지타이징 시스템(digitizing system)에 관한 것이다. 본 발명의 디지타이징 시스템은 클록 신호 주파수(F)를 정수 K로 주파수 분할함으로써 타이밍 신호를 생성하여(16) 디지타이저(digitizer; 14)에 공급한다. 디지타이저(14)는 한 주기의 입력신호를 나타내는 N항(項)의 연속하는 데이터 시퀀스를 생성하기 위해 입력신호의 M주기 동안 입력신호를 N번 코히런트 하게 샘플링한다. 타이밍 신호 주파수는 디지타이저의 샘플링 속도를 결정한다. 디지타이징 시스템은 적절한 K값을 찾는 알고리즘을 실행하도록 프로그램된 컴퓨터(22)를 포함함으로써, K, N, M값의 허용가능범위가 제한되어 있음에도 불구하고 실질적으로 입력신호의 코히런트 샘플링을 달성한다. 알고리즘은 K(K=Qi*J), M(M=P*J), N(N=Qi)의 후보값들을 유도할 수 있는 P/Q형식의 항을 찾기 위해 훼어리 급수(Farey series)를 탐색하는데, 여기서 P와 Q는 서로 소이고, J는 0보다 큰 정수, Qi는 Q의 정수 인수이다. 알고리즘은 K, M, N의 후보값이 허용가능범위 안에 들어가는 Ft/F비율에 가장 가까운 특정 훼어리 급수항을 찾는다. 그후 디지타이징 시스템은 주 클록 신호(master clock signal)를 후보값 K로 나누어 주파수를 분할한다.</p> |
