| 主权项 |
1.一种动态记忆体,其包含: 多数个具有多数记忆胞状态之储存记忆胞; 一组记忆体核心,其具有被耦合至该等储存记忆胞 之一组位元线结构; 一组位元线感知放大器,其被组态以进行该等多数 个储存记忆胞之感知及/或重存;以及 至少一组在该感知放大器内之锁定器,其被耦合至 一组互补感知或重存排极电晶体; 其中该互补排极电晶体在备用模式时被维持于一 反向偏压状态以减低漏损电流。 2.一种动态记忆体,其包含: 多数个具有多数记忆胞状态之储存记忆胞; 一组记忆体核心,其具有被耦合至该等储存记忆胞 之一组位元线结构; 一组位元线感知放大器,其被组态以进行该等多数 个储存记忆胞之感知及/或重存;以及 至少一组在该感知放大器内之锁定器,其被耦合至 一组互补感知或重存排极电晶体; 其中该互补排极电晶体被驱动至被提高之电压位 准;并且 其中该等被提高之电压位准包含以在VSS或在VSS之 下的电压致动该互补排极电晶体,或以在VDD或在VDD 之上的电压致动该互补排极电晶体。 3.一种动态记忆体,其包含: 多数个具有多数记忆胞状态之储存记忆胞; 一组记忆体核心,其具有被耦合至该等储存记忆胞 之一组位元线结构; 一组位元线感知放大器,其被组态以进行该等多数 个储存记忆胞之感知及/或重存;以及 至少一组在该感知放大器内之锁定器,其被耦合至 一组互补感知或重存排极电晶体; 其中该排极电晶体以一分布组态而被耦合至各位 元线组对或以一集总组态而被多数位元线所共用 。 4.一种动态记忆体,其包含: 多数个具有多数记忆胞状态之储存记忆胞; 一组记忆体核心,其具有被耦合至该等储存记忆胞 之一组位元线结构; 一组位元线感知放大器,其被组态以进行该等多数 个储存记忆胞之感知及/或重存; 至少一组在该感知放大器内之锁定器,其被耦合至 一组互补感知或重存排极电晶体;以及 一组负性字组线驱动器,其具有被堆叠之拉降电晶 体和一组二电压阶段之控制机构。 5.一种动态记忆体,其包含: 多数个具有多数记忆胞状态之储存记忆胞; 一组记忆体核心,其具有被耦合至该等储存记忆胞 之一组位元线结构; 一组位元线感知放大器,其被组态以进行该等多数 个储存记忆胞之感知及/或重存; 至少一组在该感知放大器内之锁定器,其被耦合至 一组互补感知或重存排极电晶体;以及 一组位准转换器,其具有至VSS及至较小于VSS之电压 VB2的电流通道。 6.如申请专利范围第1、2、3、4、或5项之动态记忆 体,其中至少二组锁定器被连接在该感知放大器之 内,至少其一组被耦合至一组互补排极电晶体。 7.如申请专利范围第1、2、3、4、或5项之动态记忆 体,其中该位元线感知放大器被耦合在一位元线组 对中的位元线之间,以分享于该储存记忆胞之电荷 。 8.如申请专利范围第1、2、3、4、或5项之动态记忆 体,其中该锁定器和互补排极电晶体包含被耦合至 一P-排极的一组N-锁定器,或被耦合至一N-排极的一 组P-锁定器,或两者皆有。 9.如申请专利范围第8项之动态记忆体,其中该N-锁 定器于感知信号线(SAN)被耦合至一P排极,并且该P- 锁定器于重存信号线(SAP)被耦合至一N-排极。 10.如申请专利范围第8项之动态记忆体,其中该N-锁 定器包含一对相互耦合之NMOS电晶体,并且该P-排极 包含一PMOS源极电晶体。 11.如申请专利范围第10项之动态记忆体: 其中该N-锁定器被耦合在一位元线组对之间并且 该P-排极被耦合至一感知线(SAN)。 12.如申请专利范围第8项之动态记忆体,其中该P-锁 定器包含一对相互耦合之PMOS电晶体,并且该N-排极 包含一NMOS源极电晶体。 13.如申请专利范围第12项之动态记忆体,其中该P- 锁定器被耦合在一位元线组对之间并且该N-排极 被耦合至一重存线(SAP)。 14.如申请专利范围第8项之动态记忆体,其中该N-锁 定器、或该P-锁定器、或两者,皆被组态作为空乏 模式电晶体或漏损电晶体。 15.一种感知放大器电路,其包含: 至少一组锁定器,其被耦合在二电路节点之间并且 被组态以感知、或重存、或感知且重存,该等节点 之电压;以及 一组互补排极结构,其被耦合至各该锁定器并且被 组态以于备用模式时反向偏压。 16.如申请专利范围第15项之感知放大器电路, 其中该互补排极结构藉由在VSS和VDD间之电压范围 外的电压位准而被驱动。 17.如申请专利范围第15项之感知放大器电路,其中 该二电路节点包含在一动态记忆体电路内的一对 位元线。 18.如申请专利范围第15项之感知放大器电路,其中 该等锁定器和该等互补排极结构包含被耦合至一P -排极的N-锁定器,或被耦合至一N-排极的P-锁定器, 或两者皆有。 19.如申请专利范围第15项之感知放大器电路,其中 该等锁定器和该等互补排极结构包含于第一信号( SAN)上被耦合至一P-排极之N-锁定器,或于第二信号( SAP)上被耦合至一N-排极之P-锁定器,或两者皆有。 20.如申请专利范围第19项之感知放大器电路,其中 包含被耦合至该第一信号之一PMOS源极电晶体的P- 排极被组态,以接收等于或较低于作用模式中之操 作电压VSS以及备用模式中之电压VDD的一组闸极电 压。 21.如申请专利范围第19项之感知放大器电路,其中 包含被耦合至该第二信号之一NMOS源极电晶体的N- 排极被组态,以接收等于或较高于作用模式中之操 作电压VDD以及备用模式中之电压VSS的一组闸极电 压。 22.如申请专利范围第15项之感知放大器电路,其中 该排极结构被组态作为空乏模式电晶体或漏损电 晶体。 23.如申请专利范围第15项之感知放大器电路,其中 该排极结构被耦合至各电路节点或被多数电路节 点所共用。 24.如申请专利范围第15项之感知放大器电路,其进 一步包含: 一组负性字组线驱动器,其具有被堆叠之拉降电晶 体以及一组二电压阶段之控制结构。 25.如申请专利范围第15项之感知放大器电路,其进 一步包含: 一组位准转换器,其具有至VSS且至较小于VSS之一电 压VB2的电流通道。 26.一种感知或重存第一和第二节点间的信号之方 法,其包含: 耦合第一电晶体型式(P-型式或N-型式)之至少二组 源极电晶体,以在被感知的第一和第二节点之间形 成一锁定器; 耦合第二电晶体型式(N-型式或P-型式)之一互补排 极在该锁定器的该等源极电晶体和一感知或重存 信号之间;并且 在备用模式时,维持该锁定器之该等源极电晶体于 一反向偏压状态,以减低漏损电流。 27.如申请专利范围第26项之方法,其进一步地包含 耦合一组非互补排极至第二锁定器,该第二锁定器 被耦合在该第一和第二节点之间并且被连接到一 感知或重存信号。 28.如申请专利范围第26项之方法,其进一步地包含 以在VDD和VSS间之范围外的电压位准而驱动该互补 排极之该电晶体。 29.如申请专利范围第26项之方法,其中该锁定器包 含NMOS电晶体,并且该互补排极是一PMOS电晶体。 30.如申请专利范围第26项之方法,其中该锁定器包 含PMOS电晶体,并且该互补排极是一NMOS电晶体。 31.一种减低记忆体电路之感知放大器中漏损电流 之方法,其包含: 耦合一组感知锁定器、重存锁定器、或两者,在一 记忆体电路的位元线之间; 从各该锁定器连接一组非互补排极至一感知信号 、一重存信号、或两者;并且 在备用模式时,保持该等非互补排极上之闸极电压 在从VSS至VDD之标准操作电压范围外,以反向偏压分 别的闸极。 图式简单说明: 第1图是习见的DRAM核心结构之分解图。 第2图是第1图之习见DRAM核心结构时序图。 第3图是习见的负性字组线机构之时序图。 第4图是依据本发明实施例之DRAM核心结构的分解 图,其展示使用具有互补排极组态和闸极控制方法 之一组锁定器。 第5图是第4图DRAM核心结构之时序图,其展示包括VN< VSS之电压。 第6图是依据本发明实施例之DRAM核心结构的分解 图,其展示具有分布式感知和重存的电晶体。 第7图是依据本发明论点之反向偏压方法的时序图 。 第8图是依据本发明论点之一组DRAM负性字组线驱 动器机构的分解图。 第9图是展示于第8图之负性字组线机构的时序图 。 第10图是依据本发明论点之PX驱动器结构的分解图 。 第11图是第10图之PX驱动器结构的时序图。 |
