| 主权项 |
1﹒一种半导体记忆装置之位元线侦知控制电路,具有多数个记忆格阵列块,其特征为至少具备:一第一块控制装置,用来控制该等多数个记忆格阵列块中既定的第1块之位元线侦知动作,并对应于既定之致能时钟的输入字线及位元线;一延退装置,用来将施加该第1块之致能时钟延退既定的时间;一第2块控制装置,其系接续于该延迟装置,用来控制择自该等多数个记忆格阵列块中既定的第2块之位元线侦知动作,并对应于藉由该延迟装置所产生之致能时钟的延退输入字线及位元线。2﹒如申请专利范围第1项所载成之控制电路,其中,该致能时钟信号系依据择自半导体记忆装置内之时钟中之一个主时钟信号。3﹒如申请专利范围第2项所记载之控制电路,其中,该第1块控制装置及第2块控制装置更具有可分别使得字线致能信号、位元线侦知致能信号、及位元线侦知放大驱动信号依序产生之产生装置。4﹒如申请专利范围第1项所载成之控制电路,其中,该延迟装置至少具备一个逻辑倒反器。5﹒如申请专利范围第1项所载成之控制电路,其中,该延退装置之延退时间系于从施加致能时钟信号时间开始起算而至到输出该第1块控制装置之位元线侦知放大驱动信号为止之时间。6﹒如申请专利范围第1项所载成之控制电路,其中,该延退装置之延迟时间为约2Ons7﹒一种半导体记忆装置之位元线侦知控制置路,其具有多数个记忆格阵列块,其特征为至少具备:一致能时钟产生装置,其系按照既定的信号以产生致能时钟;一延退装置,其系用来将该致能时钟延迟既定的时间;一第1及第2字线致能信号之产生装置,当其接收该致能时钟及延退既定时间之致能时钟等信号后,可分别输出一第1字线致能信号及一第2字线致能信号;一第1及第2位元线侦知致能信号之产生装置,当其接收该第1及第2字线致能信号后,可分别产生第1及第2位元侦知致能信号;一第1及第2位元线驱动信号之产生装置,其接收该第1及第2位元线侦知数能信号后,可分别输出第1及第2位元线侦知放大驱动信号。8﹒如申请专利范围第7项所记载之位元线侦知控制电路,其中,该延迟装置之延迟时间系位于从施加该效能时钟信号之时间开始起算而至少到输出该第1位元线如放大驱动信号为止之时间。9﹒如申请专利范围第8项所记载之位元线侦知控制电路,其中,该延迟装置之延迟时间为约2Ons。10﹒如申请专利范围第7项所记载之位元线侦知控制电路,其至少具有使位元线对之等化动作相互错开进行之等化装置,该等化装置具有:一第1等化信号产生装置,当其接收可控制第1第化信号及第2等化信号于既定时间内致能或失效之第1控制信号以及可控制位元线预先充电动作之第2控制信号等信号后输出一第1等化信号;以及一第2等化信号产生装置,其接收经过延迟器延迟既定时间后之该第1控制信号及第2控制信号并输出一第2等化信号。11﹒一种半导体记忆装置,其具有多数个记忆格阵列块,其特征为具备:一第1块控制装置,用来控制该等多数个记忆格阵列块中既定的第1块之位元线侦知动作,并对应于既定致能时钟输入驱动字线及位元线;一延退装置,用来将施加于该第1块之致能时钟延退既定的时间;一第2块控制装置,其系接续于该延退装置,用来控制择自该等多数个记愒格阵列块中既定的第2块之位元线侦知动作,并对应于藉由该延迟装置所产之致能时钟的延退输入驱动字线及位元线,且与该第1块控制装置互相对应;一等化装置,当其接收第2等化信号及延退既定时间之第2等化信号等信号后,可使得位元线对于不同时间进行等化动作。12﹒如申请专利范围第11项所记载之半导体记忆装置,其中,让等化装置具有:一第1等化信号产生装置,当其接收可控制第1等化信号及第2等化信号于既定时间内致能或失效之第1控制信号以及可控制位元线预先充电动作之第2控制信号等信号后,能够输出─第1等化信号;以及一第2等化信号产生装置,其接收通过延迟器延退既定的时间后之该第1控制信号及第2控制信号并输出─第2等化信号。13﹒如申请专利范围第11项所记载之半导体记忆装置,其中,该致能时钟信号系择自半导组记忆装置内主时钟中之一个主时钟信号。14﹒如申请专利范围第13项所记载之半导体记忆装置,其中,该第1块控制装置及第2块控制装置至少具有可分别使得字线致能信号、位元线侦知致能信号、及位元线侦知放大驱动信号依序产生之产生装置。15﹒如申请专利范围第11项所记载之半导体记忆装置,其中,该延退装置至少具备一个逻辑致反器。16﹒如申请专利范围第11项所记载之半导体记忆装置,其中,该延迟装置之延退时间系从施加该致能时钟信号之时间开始算至少至输出该第1时钟控制装置之位元线侦如放大驱动信号为止之时间。17﹒如申请专利范围第16项所记载之半导体记忆装置,其中,该延迟装置之延迟时间为约20ns。18﹒一种半导体记忆装置之位元线侦知方法,其具备多数个记忆格阵列块,其特征为具有一可控制该等多数个记忆格阵列块中既定的第1块之位元线侦知动作,且可对应于既定致能时钟输入驱动字线及位元线之步骤;一可将施加于该第1块之效能时钟延迟既定时间之步骤;一可控制择自该等多数个记忆格阵列块既定的第2块之位元线侦知动作,且可对应于藉由该延迟方法所产生之效能时钟的延迟输入驱动字线及位元线之步骤。19﹒如申请专利范围第18项所记载之位元线侦知方法,其更具备有当接收第1等化信号及延退既定时间之第2等化信号等信号时,可使得位元线对于不同之时间进行等化动作之步骤。图示简单说明:第1图系显示一分割为4块之一般半导体记忆格阵列之方块图;第2图系显示一属于半导体记忆装置之一块的一般行电路之电路图,此电路图中包括一侦知放大器,一记忆格,一对位元线及一预充电/等化电路;第3图系显示一传统的位元线侦知控制电路之功能性方块图;第4图系显示本发明之位元线侦知控制电路之一实施例之功能性方块图;第5A图系显示第4图中第1或第2字线起动电路之电路图;第5B图系显示第4图中第1或第2位元线侦知起动电路之电路图;第5C图系显示第4图中第1或第2位元线侦知起动器之电路图;第5D图系显示第4图中延迟电路之电路图;第6A图系显示依照本发明用以产生第一等化讯号之电路;第6B图系显示依照本发明用以产生第二等化讯号之电路;及第7图系显示依照本发明之位元线侦知操作之时序图(timingdiagram)。 |
