| 主权项 |
1.一巢状斩波电路(nested chopper circuit),其中包括:一第一斩波部分,该部分耦接于输入端,并且被一对第一及第二非重叠时钟所控制;以及一第二斩波部分,耦接于上述第一斩波部分,其中上述第一斩波部分的输出端接至上述第二斩波部分的输入端,而上述第二斩波部分被一对第一及第二斩波时钟所控制;其中上述第一及第二非重叠时钟由上述数个斩波时钟所组成,上述第一及第二非重叠时钟并互相呈周期性的反相。2.如申请专利范围第1项所述之巢状斩波电路(nestedchopper circuit),其中上述巢状斩波电路(nested choppercircuit)耦接于一三角积分调变器(delta-sigma modulator)。3.如申请专利范围第1项所述之巢状斩波电路(nestedchopper circuit),其中上述互相周期性反相的时钟则对正及负输入讯号取样之后再将此取样提供至第一斩波部分的输入端。4.如申请专利范围第1项所述之巢状斩波电路(nestedchopper circuit),其中上述第一及第二非重叠的时钟分别是由A及B所组成。5.如申请专利范围第4项所述之巢状斩波电路(nestedchopper circuit),其中上述第一及第二斩波时钟分别由11及12所组成。6.如申请专利范围第5项所述之巢状斩波电路(nestedchopper circuit),其中上述斩波时钟控制上述第二斩波部分的S1、S2、S3、S4开关。7.如申请专利范围第6项所述之巢状斩波电路(nestedchopper circuit),其中上述S1、S2、S3、S4开关在和上述第一及第二非重叠时钟一起运作时会依据下列逻辑:S1&S4:A.11+B.12;S2&S3:A.12+B.11。8.一巢状斩波电路(nested chopper circuit),包括:一第一斩波部分,该部分耦接于输入端,其中第一斩波部分有两个被第一非重叠时钟所控制的外部开关和两个被第二非重叠时钟所控制的内部开关;以及一第二斩波部分,耦接于上述第一斩波部分,其中上述第一斩波部分的输出端接至上述第二斩波部分的输入端;其中上述第二斩波部分拥有被一对斩波时钟所控制的4个开关,其中上述第一非重叠时钟与上述第二非重叠时钟由上述数个斩波时钟所组成并呈周期性的反相,而上述第一非重叠时钟的相位与上述第二非重叠时钟的相位成反相。9.如申请专利范围第8项所述之巢状斩波电路(nestedchopper circuit),其中上述巢状斩波电路(nested choppercircuit)耦接于一三角积分调变器(delta-sigma modulator)。10.如申请专利范围第8项所述之巢状斩波电路(nested chopper circuit),其中互相呈周期性反相的时钟能够提供取样给上述第一斩波部分的输入端所需的正及负输入讯号。11.如申请专利范围第8项所述之巢状斩波电路(nested chopper circuit),其中上述第一及第二非重叠的时钟是分别由A及B所组成。12.如申请专利范围第11项所述之巢状斩波电路(nested chopper circuit),其中上述第一及第二斩波时钟分别由11及12所组成。13.如申请专利范围第12项所述之巢状斩波电路(nested chopper circuit),其中上述斩波时钟控制上述第二斩波部分的S1、S2、S3、S4开关。14.如申请专利范围第13项所述之巢状斩波电路(nested chopper circuit),其中上述S1、S2、S3、S4开关在和上述第一及第二非重叠时钟一起运作时会依据下列逻辑:S1&S4:A.11+B.12;S2&S3:A.12+B.11。15.一种可以斩断类比输入信号以供取样的方法,其中包括:接收一输入信号;当输入端有信号时,一对周期性地互相反相的第一及第二非重叠时钟会进入第一斩波部分;另一对的第一及第二斩波时钟会进入第二斩波部分,上述第一及第二非重叠时钟则是由无数个斩波时钟所组成;上述类比输入讯号会通过第一斩波部分及第二斩波部分,而其连续地周期性的反相的特性则能在上述类比输入讯号的正向及反向周期上取样(sampling)。16.如申请专利范围第15项所述之一种可以斩断类比输入信号以供取样的方法,更包括:将上述第二斩波部分的输出端耦接于一三角积分调变器(delta-sigma modulator)。17.如申请专利范围第15项所述之一种可以斩断类比输入信号以供取样的方法,其中上述第一及第二非重叠的时钟是分别由A及B所组成。18.如申请专利范围第17项所述之一种可以斩断类比输入信号以供取样的方法,其中上述第一及第二斩波时钟分别由11及12所组成。19.如申请专利范围第18项所述之一种可以斩断类比输入信号以供取样的方法,其中上述第一及第二斩波时钟控制上述第二斩波部分的S1、S2、S3、S4开关。20.如申请专利范围第19项所述之一种可以斩断类比输入信号以供取样的方法,其中上述S1、S2、S3、S4开关在和上述第一及第二非重叠时钟一起运作时会依据下列逻辑:S1&S4:A.11+B.12;S2&S3:A.12+B.11。图式简单说明:第1图表示本发明之巢状斩波三角积分调变器(delta-sigma modulator)的电路图。第2(A)图表示一对非重叠时钟与斩波时钟的运作相对图。第2(B)图表示被另一斩波所解调之后的脉冲。第2(C)及2(D)图表示在一对非重叠时钟与斩波时钟下运作的开关。第3图表示一个有热杂讯以及运算放大器的二次微分的巢状斩波三角积分调变器(delta-sigma modulator)的示范图。第4图表示另一个有热杂讯以及运算放大器的二次微分的巢状斩波三角积分调变器(delta-sigma modulator)的示范图。第5图表示一个输入信号为-6dB,5.78125kHz、取样频率为2.56 MHz以及最高値0.5V的斩波尖脉冲的dB对Hz图。第6图表示SNDR对输入振幅图。 |
