| 主权项 |
1.一种结合加解密技术之程式记忆体保护模组,其包括:一快速比对察觉电路,其以未使用之记忆体内部位址来设定若干指定陷阱,并将设定好的指定陷阱位址与一外部输入位址做即时比对,并据以产生一受攻击记忆旗标;一虚拟私密金钥产生器,耦接至该快速比对察觉电路及攻击记忆旗标,其可产生一伫列的虚拟私密金钥;一多工器,其输入端分别耦接至该虚拟私密金钥及一真实私密金钥,其选择端则耦接至该受攻击记忆旗标;一DES电路,耦接至该多工器,可接收该虚拟私密金钥或该真实私密金钥,并为资料执行加解密之即时处理功能;以及一记忆体,耦接至该简化之DES电路,其可储存经该DES电路加密过的资料;俾该受攻击记忆旗标致能时,该DES电路以该虚拟私密金钥做为假金钥,于读取该记忆体中之资料时,其位址滙流排之位址经乱数数列为假金钥所解密而重新打乱,致使所读到的资料滙流排内容错误,以达保护之目的。2.如申请专利范围第1项所述之结合加解密技术之程式记忆体保护模组,其中该快速比对察觉电路系采用积之和(Sum of Product)比对原理,并以CPLD合成电路。3.如申请专利范围第2项所述之结合加解密技术之程式记忆体保护模组,其中该快速比对察觉电路在侦测到不正常读取或复制资料时,会致能该攻击记忆旗标,并切换该虚拟私密金钥产生器送出该虚拟私密金钥,使得复制者得到假的加解密资料,而且连续进行读取或复制时,其输出的解密资料也不相同。4.如申请专利范围第1项所述之结合加解密技术之程式记忆体保护模组,其中该虚拟私密金钥产生器系为一8位元线性反馈移位暂存器之架构,其可产生8位元之虚拟乱数数列。5.如申请专利范围第4项所述之结合加解密技术之程式记忆体保护模组,其中该位元线性反馈移位暂存器系以VHDL完成电路之描述与合成电路,以作为该虚拟私密金钥伫列。6.如申请专利范围第1项所述之结合加解密技术之程式记忆体保护模组,其中该多工器为一8位元2对1多工器。7.如申请专利范围第1项所述之结合加解密技术之程式记忆体保护模组,其中该指定陷阱之数量为至少32个。8.如申请专利范围第7项所述之结合加解密技术之程式记忆体保护模组,其中该DES电路为简化之DES电路,系为一区块加解密系统(Block Cipher),其一次加解密能处理8位元的资料量,且加密过程全部采用XOR逻辑、位元交换、位元取代的方式来进行加解密,其密文与明文之间具有不错的变异特性,密文亦呈现雪崩效应的特色。9.如申请专利范围第1项所述之结合加解密技术之程式记忆体保护模组,其中该记忆体可为一ROM、EPROM、EEPROM、快闪记忆体者。图式简单说明:图1为一示意,其绘示本案一较佳实施例之结合加解密技术之程式记忆体保护模组之方块示意图。图2(a)为一示意,其绘示本案之DES电路执行加解密演算法之流程示意图。图2(b)为一示意,其绘示本案之DES电路产生子钥之流程示意图。图3为一示意,其绘示本案之虚拟私密金钥产生器产生虚拟私密金钥之方块示意图。 |
