| 主权项 |
1.一种多相时脉产生电路,其特征为具备:一电压控制延迟元件;该电压控制延迟元件为N段连接;及一延迟时间控制手段;该延迟时间控制手段是在于控制上述电压控制延迟元件的各段输出讯号的延迟时间,而使来自上述电压控制延迟元件的第N段的输出讯号的相位能够与输出至第1段的基准时脉的相位一致;及一延迟时间监视手段;该延迟时间监视手段是在于监视上述电压控制延迟元件的延迟时间;及一锁定位置控制手段;该锁定位置控制手段是根据上述延迟时间监视手段的延迟时间监视结果来控制上述电压控制延迟元件的输出讯号的锁定位置。2.如申请专利范围第1项之多相时脉产生电路,其中上述锁定位置控制手段是在于控制上述电压控制延迟元件的输出讯号的锁定位置,而使上述电压控制延迟元件的全段的延迟时间能够在上述基准时脉的1周期份形成一致。3.一种多相时脉产生电路,其特征为具备:一电压控制延迟元件;该电压控制延迟元件为N段连接;及一相位比较电路;该相位比较电路是在于控制上述电压控制延迟元件的各段输出讯号的延迟时间,而使来自上述电压控制延迟元件的第N段的输出讯号的相位能够与输出至第1段的基准时脉的相位一致;及一延迟时间检出电路;该延迟时间检出电路是在于检测出上述电压控制延迟元件K(K<N)段份的延迟时间;及一延迟时间判定电路;该延迟时间判定电路是在于判定藉由上述延迟时间检出电路所检测出的延迟时间是否为上述基准时脉的1周期内;及一延迟时间下降电路;该延迟时间下降电路是在上述延迟时间检出电路所检测出的延迟时间超出上述基准时脉的1周期时,使利用上述相位比较电路而控制的延迟时间下降。4.如申请专利范围第3项之多相时脉产生电路,其中上述延迟时间检出电路是在于检测出从上述基准时脉的第1个时脉输入至第(i+1)段的电压控制延迟元件到上述第1个时脉自第(i+K-1)段的电压控制延迟元件输出为止的延迟时间,当该检测出的延迟时间内,接续于上述第1个时脉的第2个时脉被输入至第i段的电压控制延迟元件时,会使利用上述相位比较电路而控制的延迟时间下降。5.如申请专利范围第4项之多相时脉产生电路,其中上述延迟时间检出电路具备:在各段检测出从上述电压控制延迟元件的第(i+1)段到第(j+K-1)段的(K-1)段份的延迟时间之(K-1)个的RS触发电路;及取上述RS触发电路所检测出的各段延迟时间的逻辑和之OR电路。6.如申请专利范围第1~5项的其中任一项所记载之多相时脉产生电路,其中上述电压控制延迟元件的1个份的最大延迟时间比上述基准时脉的1周期来得短。7.如申请专利范围第4项之多相时脉产生电路,其中上述延迟时间检出电路具备:在将上述(K-1)段份的电压控制延迟元件分割成M(1≦M<K-1)的群组中检测出延迟时间之M个的RS触发电路;及取上述RS触发电路所检测出的各群组的延迟时间的逻辑和之OR电路。8.如申请专利范围第7项之多相时脉产生电路,其中上述群组的1个份的最大延迟时间比上述基准时脉的1周期来得短。9.如申请专利范围第5项所记载之多相时脉产生电路,其中上述延迟时间判定电路具备:同步于输入上述第i段的电压控制延迟元件的脉冲,而来闩锁上述OR电路的输出之D触发电路。10.如申请专利范围第9项之多相时脉产生电路,其中上述延迟时间下降电路是在上述D触发电路的输出为高位准的期间,使藉由上述相位比较电路而控制的延迟时间的下降继续。11.如申请专利范围第3项所记载之多相时脉产生电路,其中上述K大于N/2。12.一种时脉倍频电路,其特征为具备:一多相时脉产生电路;该多相时脉产生电路是在于产生多相时脉;及一倍频时脉产生电路;该倍频时脉产生电路是根据上述多相时脉来产生倍频时脉;上述多相时脉产生电路具备:一电压控制延迟元件;该电压控制延迟元件为N段连接;及一相位比较电路;该相位比较电路是在于控制上述电压控制延迟元件的各段输出讯号的延迟时间,而使上述电压控制延迟元件的第N段的相位能够与输出至第1段的基准时脉的相位一致;及一延迟时间检出电路;该延迟时间检出电路是在于检测出上述电压控制延迟元件K(K<N)段份的延迟时间;及一延迟时间判定电路;该延迟时间判定电路是在于判定藉由上述延迟时间检出电路所检测出的延迟时间是否为上述基准时脉的1周期内;及一延迟时间下降电路;该延迟时间下降电路是在上述延迟时间检出电路所检测出的延迟时间超出上述基准时脉的1周期时,使利用上述相位比较电路而控制的延迟时间下降。图式简单说明:图1是表示本发明之第1实施形态的多相时脉产生电路的构成方块图。图2是表示本发明之一实施形态的相位比较器的构成方块图。图3是在于说明本发明之第1实施形态的多相时脉产生电路的正常锁定时的动作时序图。图4是在于说明本发明之第1实施形态的多相时脉产生电路的锁定解除时的动作时序图。图5是表示本发明之第2实施形态的多相时脉产生电路的构成方块图。图6是在于说明本发明之第2实施形态的多相时脉产生电路的正常锁定时的动作时序图。图7是在于说明本发明之第1实施形态的多相时脉产生电路的锁定解除时的动作时序图。图8是表示本发明之一实施形态的时脉倍频电路的构成方块图。图9是表示本发明之一实施形态的时脉倍频电路的动作时序图。图10是表示以往的多相时脉产生电路的构成方块图。图11是在于说明以往的多相时脉产生电路的正常锁定时的动作时序图。图12是在于说明以往的多相时脉产生电路的不正常锁定时的动作时序图。 |
