| 主权项 |
1.一种半导体记忆装置,系具备有:根据配置成行列状之复数个记忆胞与外部所指定之行位址,同时读出前述复数个记忆胞中的2N个(N≧2)记忆胞之资料,并输出至2N个资料滙流排对之读出电路;以及根据外部所指定之行位址,以K(2≦K≦N)阶段依序对前述2N个资料滙流排对之资料进行排序之输出电路。2.如申请专利范围第1项之半导体记忆装置,其中,前述读出电路,系同时读出和前述外部所指定之行位址除了最下位起N个位元外之上位位元皆相同之行位址所指定之记忆胞之资料,而前述输出电路,包含有复数个开关电路,系对应前述各阶段,根据前述外部所指定之行位址之最下位起N个位元中之前述各阶段用之1个或复数个位元的値,对前述2N个资料滙流排对之资料进行前述阶段之排序。3.如申请专利范围第2项之半导体记忆装置,其中,系于对应第S(S=1至K-1))阶段之各开关电路中,输入由和行位址之最下位起仅(N-S+1)位元相异之2个行位址所指定之记忆胞之2个资料,并根据前述外部所指定之行位址之最下位起之第(N-S+1)位元的値,将前述所输入之其中一方之资料,输出至进行第(S+1)阶段之排序之开关电路中较输入前述输入之另一方之资料之开关电路先将输入资料输出之开关电路。4.如申请专利范围第3项之半导体记忆装置,其中,对应前述第S阶段之各开关电路,系进一步地将前述另一方之资料,输出至进行第(S+1)阶段之排序的开关电路中较输入前述一方之资料的开关电路后将输入资料输出之开关电路。5.如申请专利范围第2项之半导体记忆装置,其中,于对应前述第K阶段之前述各开关电路中,输入由和行位址之最下位起到第(N-K+1)位元为止相异之2(N-K+1)个行位址所指定之记忆胞之其中一个资料,并根据前述外部所指定之行位址之最下位起到第(N-K+1)位元为止之値,将前述输入之资料依照2(N-K+1)之顺序中的其中一个顺序输出。6.一种半导体记忆装置,系具备有:根据配置成行列状之复数个记忆胞与外部所指定之行位址,将前述复数个记忆胞中的2N个(N≧2)之记忆胞之资料,同时读出至2N个(N≧2)之输出入线,并对该输出入线之资料,以第1至第K1(1≦K1<N)之K1阶段依序进行排序,而将各资料输出至2K1个资料滙流排对群中包含于对应该资料之顺序之资料滙流排对群中的资料滙流排对之读出电路;以及根据前述外部所指定之行位址,以第(K1+1)至第(K1+K2)(1≦K2<N、2≦(K1+K2)≦N)之K2阶段依序对包含于前述各资料滙流排对群之资料滙流排对之资料进行排序之输出电路。7.如申请专利范围第6项之半导体记忆装置,其中,前述读出电路,系同时读出和前述外部所指定之行位址除了最下位起N个位元外之上位位元皆相同之行位址所指定之记忆胞之资料,前述读出电路以及前述输出电路,系对应进行排序之各阶段,而包含复数个开关电路,且于对应包含于前述读出电路内之第S阶段(S=1至(K1-1))之各开关电路中,输入由和行位址之最下位起仅(N-S+1)位元相异之2个行位址所指定之记忆胞之2个资料,并根据前述外部所指定之行位址之最下位起第(N-S+1)位元的値,将前述输入之其中一方之资料,输出至进行第(S+1)阶段之排序之开关电路中较输入前述输入之另一方之资料之开关电路先将输入资料输出之开关电路,将前述另一方之资料,输出至进行第(S+1)阶段之排序的开关电路中较输入前述一方之资料的开关电路后将输入资料输出之开关电路。8.如申请专利范围第7项之半导体记忆装置,其中,系于对应第K1阶段之各开关电路中,输入由和行位址之最下位起仅(N-K1+1)位元相异之2个行位址所指定之记忆胞之2个资料,并根据前述外部所指定之行位址之最下位起第(N-K1+1)位元的値,将前述输入之其中一方之资料,输出至较输出前述输入之另一方之资料之资料滙流排对群中所含之资料滙流排对先将自读出电路接收之资料输出至前述输出电路之资料滙流排对群中所含的资料滙流排对;将前述另一方之资料,输出至较输出前述一方之资料之资料滙流排对群中所含之资料滙流排对后将自读出电路接收之资料输出至前述输出电路之资料滙流排对群中所含的资料滙流排对。图式简单说明:第1图为半导体记忆装置510之整体构成之概略方块图。第2图为说明记忆胞阵列552内之记忆胞、读出放大器550、以及读出电路600中之对应1个DQ端子之资料流程之功能方块图。第3图显示由外部所供给之行位址CA之最下位起之2个位元CA1、CA0,与4个资料之输出顺序的关系图。第4图显示从DDR-II读出资料时之资料输出之时序图。第5图显示传统输出电路(每一1DQ端子)之构成图。第6A图显示放大电路(R/A)41之构成,第6B图显示放大电路(R/A)51之构成,第6C图显示放大电路(R/A)61之构成,第6D图显示放大电路(R/A)71之构成。第7图显示本发明之实施形态之输出电路之构成图。第8A图显示放大电路(R/A)111之构成,第8B图显示放大电路(R/A)112之构成,第8C图显示放大电路(R/A)121之构成,第8D图显示放大电路(R/A)122之构成。第9图显示本发明之实施形态之输出电路100之P/S变换之动作顺序之流程图。第10图显示记忆胞,与输出该记忆胞内之资料之I/O线对之对应关系图。第11图显示由外部供给之行位址CA之最下位起3个位元CA2、CA1、CA0,与8个资料之输出顺序的关系图。第12图显示本发明之实施形态之读出电路(每一1DQ端子)之构成图。第13A图)显示开关电路211之构成,第13B图显示开关电路212之构成,第13C图显示开关电路213之构成第13D图显示开关电路214之构成。第14图显示本发明之实施形态之读出电路与输出电路之P/S变换动作顺序之流程图。第15图显示对8位元预取之资料,进行2阶段之排序之输出电路301之构成图。第16图为放大电路302之构成图。第17图为放大电路304之构成图。第18图为显示对8位元预取之资料,进行3阶段之排序之输出电路307之构成图。第19图为资料滙流排开关311之构成图。第20图显示子DBSWxy(xy=00,01,10,11)之构成图。 |
