| 主权项 |
1.一种包含一具有记忆体阵列之记忆体之积体电路,该记忆体阵列包含一具有所耦合之真实位元线之记忆单元及一参考位元线,并且该记忆体阵列进一步包含一耦合至该真实位元线和该参考位元线之感测放大器,该感测放大器被调整成将一介于该真实位元线与该参考位元线之间的小电压差放大成为一预先决定高电压及一预先决定低电压,该预先决定高电压及该预先决定低电压系用于传输至该记忆单元或从记忆单元传输,且该预先决定高电压及该预先决定低电压之差距较该小电压差大,该积体电路进一步包括:第一位元切换器及第二位元切换器,其被调节成在一写入作业期间,在该感测放大器将该小电压差放大之前,先将具有该小电压差之第一写入电压及第二写入电压分别施加至该真实位元线及该参考位元线,藉着该感测放大器将该小电压差放大成为该预先决定高电压及该预先决定低电压,以将一不同电压传送至该真实位元线及该参考位元线,而得以将一资料写入至该记忆单元。2.如申请专利范围第1项之积体电路,其中在一读取作业期间,在该感测放大器放大之前,该第一位元切换器及该第二位元切换器进一步被调节成先隔离该真实位元线及该参考位元线。3.如申请专利范围第2项之积体电路,进一步包括一真实扇形节点及一互补扇形节点,分别藉由该第一位元切换器及该第二位元切换器,将该真实扇形节点及该互补扇形节点选择性耦合至该真实位元线及该参考位元线,以便储存一读取自该记忆单元或要写入至该记忆单元的资料,其中分别透过该真实扇形节点及该互补扇形节点将该第一写入电压及该第二写入电压施加至该真实位元线及该参考位元线。4.如申请专利范围第3项之积体电路,进一步包括一对预充电切换器,在一写入作业前之一预充电作业期间,该对预充电切换器将该真实扇形节点及该互补扇形节点选择性耦合至接地。5.如申请专利范围第3项之积体电路,进一步包括写入电压电路,该写入电压电路耦合至该真实扇形节点及该互补扇形节点,在该写入作业期间,该写入电压电路被调节成闸控一固定非零电压以传输至该真实扇形节点及该互补扇形节点中之一所选节点,同时将一非所选节点接地,该所选节点系依据要写入至该记忆单元之一资料値所选取之节点。6.如申请专利范围第5项之积体电路,其中该写入电压电路包含连锁逻辑,当设定该感测放大器时,该连锁逻辑防止将该固定非零电压闸控传输至该所选节点。7.如申请专利范围第3项之积体电路,进一步包括一对交叉耦合装置,该对交叉耦合装置附接至该真实扇形节点及该互补扇形节点,只有在该读取作业期间,该对交叉耦合装置才会回应以使该真实扇形节点及该互补扇形节点维持在该预先决定高电压及该预先决定高电压中之不同电压。8.如申请专利范围第3项之积体电路,进一步包括位元切换器控制逻辑,该位元切换器控制逻辑回应一读取信号、一位元切换器位址信号、一感测放大器设定信号及一参考字线信号,以便安排该第一位元切换器及该第二位元切换器的开启及关闭时间,在该写入作业期间与该读取作业期间之时序不同。9.如申请专利范围第2项之积体电路,该记忆单元是一第一记忆单元,该感测放大器是一第一感测放大器,该真实位元线是一第一真实位元线,该参考位元线是一第一参考位元线,该记忆体阵列进一步包括一第二记忆单元、一耦合至该第一记忆单元及该第二记忆单元之字线、一耦合至该第二记忆单元之第二真实位元线、一第二参考位元线、一耦合至该第二真实位元线及该第二参考位元线之第二感测放大器,以及分别耦合至该第二真实位元线及该第二参考位元线之第三位元切换器及第四位元切换器,其中在一写入作业期间,在藉由该感测放大器放大之前,该第一位元切换器及该第二位元切换器将该第一写入电压及该第二写入电压分别施加至该第一真实位元线及该第一参考位元线,同时该第三位元切换器及该第四位元切换器隔离该第二真实位元线与该第二参考位元线,藉以在更新该第二记忆单元中所储存之资料的相同作业期间,将该写入资料写入至该第一记忆单元。10.如申请专利范围第9项之积体电路,进一步包括一真实扇形节点及一互补扇形节点,分别藉由该第一位元切换器及该第二位元切换器,将该真实扇形节点及该互补扇形节点选择性耦合至该真实位元线及该参考位元线,以便储存一读取自该记忆单元或要写入至该记忆单元的资料,其中分别透过该真实扇形节点及该互补扇形节点将该第一写入电压及该第二写入电压施加至该真实位元线及该参考位元线。11.如申请专利范围第10项之积体电路,进一步包括一对预充电切换器,该对预充电切换器选择性耦合该真实扇形节点及该互补扇形节点,藉以在一预充电作业期间,将该真实扇形节点及该互补扇形节点接地。12.如申请专利范围第11项之积体电路,进一步包括写入电压电路,该写入电压电路耦合至该真实扇形节点及该互补扇形节点,在该写入作业期间,该写入电压电路被调节成闸控一固定非零电压以传输至该真实扇形节点及该互补扇形节点中之一所选节点,同时将一非所选节点接地,该所选节点系依据要写入至该记忆单元之一资料値所选取之节点。13.如申请专利范围第12项之积体电路,其中该写入电压电路包含连锁逻辑,当设定该感测放大器时,该连锁逻辑防止将该固定非零电压闸控传输至该真实扇形节点及该互补扇形节点中之该所选节点。14.如申请专利范围第13项之积体电路,进一步包括一对交叉耦合装置,该对交叉耦合装置耦接至该真实扇形节点及该互补扇形节点,只有在该读取作业期间,该对交叉耦合装置才会回应以使该真实扇形节点及该互补扇形节点维持在该预先决定高电压及该预先决定高电压中之不同电压。15.如申请专利范围第10项之积体电路,进一步包括位元切换器控制逻辑,该位元切换器控制逻辑回应一读取信号、一位元切换器位址信号、一感测放大器设定信号及一参考字线信号,以便在该写入作业期间与该读取作业期间,在不同时间开启及关闭该第一位元切换器及该第二位元切换器。16.一种在一积体电路中用于将一资料写入至一记忆体阵列中一记忆单元之方法,该记忆单元储存一藉由耦合至该记忆单元之一字线及一真实位元线所存取之资料,该记忆单元经由该真实位元线而耦合至一感测放大器,该感测放大器被调节成将介于该真实位元线与一参考位元线之间的一小电压信号区分成为一全摆动信号,该真实位元线与该参考位元线之一上的该全摆动信号为一预先决定高电压,而另一位元线上的该全摆动信号为一预先决定低电压,相较于该全摆动信号的信号摆动该小电压信号的具有极小之信号摆动,该方法包括:启动该字线,以至于该真实位元线及该参考位元线会出现一小电压信号;在设定该感测放大器之前,先区分该小电压信号,并且回应写入输入,而将一非零小电压写入电压注入至该真实位元线及该参考位元线;以及之后设定该感测放大器,藉以将一资料写入至该记忆单元,该资料的値视该小电压写入信号的极性而定。17.如申请专利范围第16项之方法,该方法进一步包括在启动该字线且回应读取输入之后,隔离该真实位元线及该参考位元线,并且之后设定该感测放大器,而得以在设定该感测放大器之后从该真实位元线及该参考位元线读取一储存之资料。18.如申请专利范围第17项之方法,该方法进一步包括分别藉由该第一位元切换器及该第二位元切换器,将该真实扇形节点及该互补扇形节点耦合至一真实扇形节点及一互补扇形节点,其中会透过该第一位元切换器及该第二位元切换器,将该小电压写入信号分别从该真实扇形节点及该互补扇形节点施加至该真实扇形节点及该互补扇形节点。19.如申请专利范围第18项之方法,该方法进一步包括当写入该资料时,会在启动该字线之前,先将该真实扇形节点及该互补扇形节点预充电至接地。20.如申请专利范围第19项之方法,该方法进一步包括在设定该感测放大器之后,防止将该小电压写入信号注入至该真实扇形节点及该互补扇形节点。21.如申请专利范围第20项之方法,该方法进一步包括将该真实扇形节点及该互补扇形节点维持在该预先决定高电压及该预先决定高电压中之不同电压。22.如申请专利范围第16项之方法,其中该记忆体阵列进一步包括一第二记忆单元,该第二记忆单元储存一藉由耦合至该第二记忆单元之该字线及一第二真实位元线所存取之资料,该第二记忆单元经由该第二真实位元线而耦合至一第二感测放大器,该第二感测放大器被调节成将介于该第二真实位元线与一第二参考位元线之间的一小电压信号区分成为一全摆动信号,该第二真实位元线与该第二参考位元线之一上的该全摆动信号为一预先决定高电压,而该第二真实位元线与该第二参考位元线之另一位元线上的该全摆动信号为一预先决定低电压,该小电压信号的信号摆动极小于该全摆动信号的信号摆动,该方法进一步包括:在启动该字线之后,隔离该第二真实位元线及该第二参考位元线,并且之后同时设定该第二感测放大器及该第一感测放大器,而得以在将该资料写入至该第一记忆单元时,同时更新该第二记忆单元中所储存的资料。图式简单说明:图1及图2分别显示读取作业及read_modify_write(读取/修改/写入)作业之时序图。图3至图7显示本发明一项具体实施例之电路的方块图及原理图。图8至图14显示本发明之写入作业及读取作业之时序图。 |
