| 主权项 |
1.一种具有抗凹蚀绝缘层之半导体结构,包括:一基底,其上设置有一绝缘层;复数个半导体岛,分隔地设置于该绝缘层上并部份遮蔽该绝缘层;以及复数个抗凹蚀区(recess-resistant region),个别地设置于未为该等半导体岛所遮蔽之该绝缘层内。2.如申请专利范围第1项所述之具有抗凹蚀绝缘层之半导体结构,其中该半导体岛为一矽层或一应变矽层(strained silicon layer)。3.如申请专利范围第1项所述之具有抗凹蚀绝缘层之半导体结构,其中该半导体岛为一矽锗层。4.如申请专利范围第1项所述之具有抗凹蚀绝缘层之半导体结构,其中该抗凹蚀区于一晶圆清洗程序中表现出低于10埃/每分钟之被蚀刻率。5.如申请专利范围第4项所述之具有抗凹蚀绝缘层之半导体结构,其中于该晶圆清洗制程中所使用之化学品为APM、SPM、HPM或经稀释氢氟酸溶液。6.如申请专利范围第1项所述之具有抗凹蚀绝缘层之半导体结构,其中该抗凹蚀区内包括氮氧化矽材料。7.如申请专利范围第1项所述之具有抗凹蚀绝缘层之半导体结构,其中该抗凹蚀刻区内包括氮化矽材料。8.如申请专利范围第1项所述之具有抗凹蚀绝缘层之半导体结构,其中该抗凹蚀区系设置于该绝缘层中且距该绝缘层表面一少于200埃之距离。9.如申请专利范围第1项所述之具有抗凹蚀绝缘层之半导体结构,其中该抗凹蚀区为之厚度为10~200埃。10.如申请专利范围第1项所述之具有抗凹蚀绝缘层之半导体结构,其中该基底为一矽基底。11.如申请专利范围第1项所述之具有抗凹蚀绝缘层之半导体结构,其中该绝缘层为一二氧化矽层。12.如申请专利范围第1项所述之具有抗凹蚀绝缘层之半导体结构,其中于该等半导体岛上更分别地设置有至少一元件,并藉由该等半导体岛而分别形成电性隔离。13.一种具有抗凹蚀绝缘层之半导体结构的制作方法,包括:提供一绝缘层上有半导体层之一基底;定义该半导体层,以形成复数个图案化之半导体岛并露出未为该等半导体岛覆盖之该绝缘层;于该露出之绝缘层内分别形成一抗凹蚀区(recess-resistant),以避免该露出之绝缘层于后续程序中遭受蚀刻而产生凹陷。14.如申请专利范围第13项所述之具有抗凹蚀绝缘层之半导体结构的制作方法,其中该抗凹蚀区系藉由一氮化处理程序以改质而成。15.如申请专利范围第14项所述之具有抗凹蚀绝缘层之半导体结构的制作方法,其中该氮化处理程序系将该基底置于一充满氮气或含有氮气之一气氛下以进行之。16.如申请专利范围第14项所述之具有抗凹蚀绝缘层之半导体结构的制作方法,其中该氮化处理程序系藉由一离子植入程序所完成,其中于该离子植入程序中所使用之离子源为氮气或一含氮离子之离子源。17.如申请专利范围第13项所述之具有抗凹蚀绝缘层之半导体结构的制作方法,其中该半导体岛为一矽层或一应变矽层。18.如申请专利范围第13项所述之具有抗凹蚀绝缘层之半导体结构的制作方法,其中该半导体岛为一矽锗层。19.如申请专利范围第13项所述之具有抗凹蚀绝缘层之半导体结构的制作方法,其中该抗凹蚀区于一晶圆清洗程序中表现出低于10埃/每分钟之被蚀刻率。20.如申请专利范围第19项所述之具有抗凹蚀绝缘层之半导体结构的制作方法,其中于该晶圆清洗程序中所使用之化学品为APM、SPM、HPM或经稀释之氢氟酸溶液。21.如申请专利范围第13项所述之具有抗凹蚀绝缘层之半导体结构的制作方法,其中该抗凹蚀区内包括氮氧化矽材料。22.如申请专利范围第13项所述之具有抗凹蚀绝缘层之半导体结构的制作方法,其中该抗凹蚀区内包括氮化矽材料。23.如申请专利范围第16项所述之具有抗凹蚀绝缘层之半导体结构的制作方法,其中该抗凹蚀区系设置于该绝缘层中且距该绝缘层表面一少于200埃之距离。24.如申请专利范围第13项所述之具有抗凹蚀绝缘层之半导体结构的制作方法,其中该抗凹蚀刻区为之厚度为2~200埃。25.如申请专利范围第13项所述之具有抗凹蚀绝缘层之半导体结构的制作方法,其中更包括分别于该等半导体岛上设置至少一半导体元件之步骤,其中该等半导体元件系藉由该等半导体岛以形成电性隔离。26.一种具有抗凹蚀绝缘层之半导体结构的制作方法,包括:提供一绝缘层上有半导体层之基底;于该绝缘层上形成复数个罩幕图案,其中该等罩幕图案为含氮材料之膜层;蚀刻定义该半导体层,并以该等罩幕图案为蚀刻罩幕,于该绝缘层上形成复数个图案化之半导体岛并露出未为该等半导体岛覆盖之该绝缘层;施行一氮化处理程序,于露出之该绝缘层内分别形成一抗凹蚀区(recess-resistant region);形成一保护层覆盖于该等抗凹蚀区上;去除该等罩幕图案;以及去除该保护层。27.如申请专利范围第26项所述之具有抗凹蚀绝缘层之半导体结构的制作方法,其中该氮化处理程序之施行,系对该等露出之绝缘层进行改质。28.如申请专利范围第26项所述之具有抗凹蚀绝缘层之半导体结构的制作方法,其中该氮化处理程序为一热氮化程序,系将该基底置于一充满氮气或含有氮气之一气氛下以进行之。29.如申请专利范围第26项所述之具有抗凹蚀绝缘层之半导体结构的制作方法,其中该热氮化程序之施行温度介于400℃~1000℃。30.如申请专利范围第26项所述之具有抗凹蚀绝缘层之半导体结构的制作方法,其中该氮化处理程序系藉由一离子植入程序所完成,其中于该离子植入程序中而使用之离子源为氮气或一含氮离子之离子源。31.如申请专利范围第26项所述之具有抗凹蚀绝缘层之半导体结构的制作方法,其中该离子植入程序之植入能量介于100eV-100KeV,植入剂量介于1*1014原子/每平方公分~1*1016原子/每平方公分。32.如申请专利范围第26项所述之具有抗凹蚀绝缘层之半导体结构的制作方法,其中该半导体岛为一矽层或一应变矽层。33.如申请专利范围第26项所述之具有抗凹蚀绝缘层之半导体结构的制作方法,其中该半导体岛为一矽锗层。34.如申请专利范围第26项所述之具有抗凹蚀绝缘层之半导体结构的制作方法,其中该抗凹蚀区于一晶圆清洗程序中表现出低于10埃/每分钟之被蚀刻率。35.如申请专利范围第34项所述之具有抗凹蚀绝缘层之半导体结构的制作方法,其中于该晶圆清洗程序中所使用之化学品为APM、SPM、HPM或经稀释之氢氟酸溶液。36.如申请专利范围第26项所述之具有抗凹蚀绝缘层之半导体结构的制作方法,其中该抗凹蚀区内包括氮氧化矽材料。37.如申请专利范围第26项所述之具有抗凹蚀绝缘层之半导体结构的制作方法,其中该抗凹蚀区内包括氮化矽材料。38.如申请专利范围第30项所述之具有抗凹蚀绝缘层之半导体结构的制作方法,其中该抗凹蚀区系设置于该绝缘层中且距该绝缘层表面一少于200埃之距离。39.如申请专利范围第26项所述之具有抗凹蚀绝缘层之半导体结构的制作方法,其中该抗凹蚀区为之厚度为2~200埃。40.如申请专利范围第26项所述之具有抗凹蚀绝缘层之半导体结构的制作方法,其中更包括分别于该等半导体岛上设置至少一半导体元件之步骤,其中该等半导体元件系藉由该等半导体岛以形成电性隔离。41.如申请专利范围第26项所述之具有抗凹蚀绝缘层之半导体结构的制作方法,其中该保护层之材料为二氧化矽。42.如申请专利范围第26项所述之具有抗凹蚀绝缘层之半导体结构的制作方法,其中构成该等罩幕图案之含氮材料为氮化矽或氮氧化矽。43.一种具有抗凹蚀绝缘层之半导体结构的制作方法,包括:提供一绝缘层上有半导体层之基底;于该绝缘层上形成复数个罩幕图案,其中该等罩幕图案为一非氮材料之膜层;蚀刻定义该半导体层,并以该等罩幕图案为蚀刻罩幕,于该绝缘层上形成复数个图案化之半导体岛并露出未为该等半导体岛覆盖之该绝缘层;施行一氮化处理程序,于露出之该绝缘层内分别形成一抗凹蚀区(recess-resistant);以及去除该等罩幕图案。44.如申请专利范围第43项所述之具有抗凹蚀绝缘层之半导体结构的制作方法,其中该氮化处理程序之施行,系对该等露出之绝缘层进行改质。45.如申请专利范围第43项所述之具有抗凹蚀绝缘层之半导体结构的制作方法,其中该氮化处理程序为一热氮化程序,系将该基底置于一充满氮气或含有氮气之一气氛下以进行之。46.如申请专利范围第45项所述之具有抗凹蚀绝缘层之半导体结构的制作方法,其中该热氮化程序之施行温度介于400℃~1000℃。47.如申请专利范围第43项所述之具有抗凹蚀绝缘层之半导体结构的制作方法,其中该氮化处理程序系藉由一离子植入程序所完成,其中于该离子植入程序中所使用之离子源为氮气或一含氮离子之离子源。48.如申请专利范围第47项所述之具有抗凹蚀绝缘层之半导体结构的制作方法,其中该离子植入程序之植入能量介于100eV~100KeV,植入剂量介于1*1014原子/每平方公分~1*1016原子/每平方公分。49.如申请专利范围第43项所述之具有抗凹蚀绝缘层之半导体结构的制作方法,其中该半导体岛为一矽层或一应变矽层。50.如申请专利范围第43项所述之具有抗凹蚀绝缘层之半导体结构的制作方法,其中该半导体岛为一矽锗层。51.如申请专利范围第43项所述之具有抗凹蚀绝缘层之半导体结构的制作方法,其中该抗凹蚀区于一晶圆清洗程序中表现出低于10埃/每分钟之被蚀刻率。52.如申请专利范围第51项所述之具有抗凹蚀绝缘层之半导体结构的制作方法,其中于该晶圆清洗程序中所使用之化学品为APM、SPM、HPM或经稀释之氢氟酸溶液。53.如申请专利范围第43项所述之具有抗凹蚀绝缘层之半导体结构的制作方法,其中构成该罩幕图案之非含氮材料包括二氧化矽、光阻或抗反射涂层。54.如申请专利范围第43项所述之具有抗凹蚀绝缘层之半导体结构的制作方法,其中该抗凹蚀区系设置于该绝缘层中且距该绝缘层表面一少于200埃之距离。55.如申请专利范围第43项所述之具有抗凹蚀绝缘层之半导体结构的制作方法,其中该抗凹蚀刻区为之厚度为2~200埃。56.如申请专利范围第43项所述之具有抗凹蚀绝缘层之半导体结构的制作方法,其中更包括分别于该等半导体岛上设置至少一半导体元件之步骤,其中该等半导体元件系藉由该等半导体岛以形成电性隔离。图式简单说明:第1图为利用SOI技术及浅沟槽隔离技术(shallow trenchisolation)所形成于一绝缘层上有矽(silicon oninsulator wafer)晶圆上之元件D的剖面情形。第2图为利用SOI技术及台地隔离法(mesa isolation)所形成于一绝缘层上有矽(silicon on insulator wafer)晶圆上之元件D的剖面情形。第3a~3e图为一系列剖面图,用以说明本发明一较佳实施例中制作具有抗凹蚀绝缘层之半导体结构之方法。第4a~4d图为一系列剖面图,用以说明本发明另一较佳实施例中制作具有抗凹蚀绝缘层之半导体结构之方法。第5图为一立体图,用以说明本发明之一具有抗凹蚀绝缘层之半导体结构。第6a图为一立体图,用以说明本发明之另一具有抗凹蚀绝缘层之半导体结构。第6b图为一剖面图,用以说明沿第6a图中A~A'切线内之剖面情形。 |
