| 主权项 |
1.一种半导体记忆装置,包括:需要更新之复数个记忆体单元;存取控制电路,存取输入位址信号所对应之记忆体单元,进行读出或写入;及更新控制电路,在通常动作模式下,用与该存取动作独立产生之更新时序来进行更新,在测试模式下,回应该存取动作来产生之更新时序时进行更新。2.如申请专利范围第1项之半导体记忆装置,其中,该存取动作系回应该输入位址信号的变化来产生。3.如申请专利范围第1项之半导体记忆装置,其中,该存取动作系回应将该半导体记忆装置从非活性状态切换到活性状态之活性化控制信号的变化来产生。4.如申请专利范围第1项之半导体记忆装置,其中,该更新控制电路,在该测试模式下,控制该存取及回应该存取而产生之更新之间的时间间隔。5.如申请专利范围第1项之半导体记忆装置,其中,该更新控制电路,在该测试模式下,控制该更新时序,使得该存取结束并经过指定时间后开始更新。6.如申请专利范围第1项之半导体记忆装置,其中,该更新控制电路,在该测试模式下,控制该更新时序,使得更新结束并经过指定时间后,开始该存取。7.如申请专利范围第1项之半导体记忆装置,其中,在该测试模式下被更新之字元线,是由外部输入之位址所指定。8.一种半导体记忆装置,其包括:需要更新之复数个记忆体单元;位址迁移检测电路,回应输入位址信号来产生位址迁移检测信号;及更新时序产生电路,在通常动作模式下产生与该位址迁移检测信号独立之通常动作用更新时序信号,在测试模式下回应该位址迁移检测信号来产生测试用更新时序信号。9.如申请专利范围第8项之半导体记忆装置,其中,包含记忆体单元控制电路,回应该位址迁移检测信号,而就对应到该输入位址信号之记忆体单元进行存取,进行读出或写入,同时回应该更新时序产生电路的输出信号而进行更新;该更新时序产生电路,在该测试模式下,产生该测试用更新时序信号,使得回应该输入位址信号的变化之存取与更新依指定的时间间隔来进行。10.如申请专利范围第9项之半导体记忆装置,其中,该测试用更新时序信号被设定为从该存取结束,经过该指定时间后开始更新。11.如申请专利范围第8项之半导体记忆装置,其中,该测试用更新时序信号被设定为从该更新结束,经过该指定时间后开始存取。12.如申请专利范围第8项之半导体记忆装置,其中,回应所输入之测试模式输入信号,而设定该通常动作模式及该测试模式中的任一者。13.如申请专利范围第12项之半导体记忆装置,其中,该半导体记忆装置进一步包括更新时序切换电路,回应该测试模式输入信号,而选择该通常动作用更新时序信号与该测试用更新时序信号中的任一者,供给到该记忆体单元控制电路。14.如申请专利范围第13项之半导体记忆装置,其中,该半导体记忆装置进一步包括位址切换电路,回应该更新时序切换电路的输出信号,而选择该输入位址信号与更新位址信号中的任一者,供给到该记忆体单元电路。15.如申请专利范围第9项之半导体记忆装置,其中,该更新时序产生电路产生:第1测试用更新时序信号,于对记忆体单元之该存取结束后,经过第1指定时间后开始更新;及第2测试用更新时序信号,在该更新结束后,经过第2指定时间后开始存取。16.如申请专利范围第15项之半导体记忆装置,其中,该半导体记忆装置进一步包括测试用更新时序切换电路,回应输入之测试用更新时序选择信号,而选择该第1测试用更新时序信号与该第2测试用更新时序信号中的任一者,供给到该更新时序切换电路。17.如申请专利范围第14项之半导体记忆装置,其中,该更新位址信号为内部产生之位址信号。18.如申请专利范围第14项之半导体记忆装置,其中,该半导体记忆装置进一步包括测试用更新位址切换电路,回应所输入之测试用更新位址选择信号,而选择内部产生之位址信号与外部输入之位址信号中的任一者来供给到该位址切换电路。19.如申请专利范围第8项之半导体记忆装置,其中,该通常动作用更新时序信号,是依据与该位址迁移检测信号独立地动作之计时器电路的输出信号来产生。20.如申请专利范围第8项之半导体记忆装置,其中,该位址迁移检测信号回应将该半导体记忆装置从非活性状态切换到活性状态之活性化控制信号的变化而发生。21.一种测试电路,包括:更新时序产生电路,产生与输入位址信号所对应之记忆体单元的存取相独立之通常动作用更新时序,及回应记忆体单元的存取之测试用更新时序;及更新时序切换电路,回应所输入之测试模式输入信号,而选择该通常动作用更新时序信号与该测试用更新时序信号中的任一者加以输出。22.如申请专利范围第21项之测试电路,其控制该测试用更新时序,使得该存取与对应到该存取之更新相隔指定的时间来产生。23.如申请专利范围第21项之测试电路,设定该测试用更新时序,使得该存取结束后经过指定的时间后开始更新。24.如申请专利范围第21项之测试电路,设定该测试用更新时序,使得该更新结束后经过指定的时间开始存取。25.如申请专利范围第21项之测试电路,具有测试用更新位址切换电路,回应输入之测试用更新位址选择信号,而选择内部产生之位址信号与外部输入之位址信号中的任一者加以输出。26.一种半导体记忆装置的测试方法,其为对具有需要更新之复数个记忆体单元之半导体记忆装置的测试方法,包括:在该记忆体单元中写入指定测试图案的步骤;使得与输入位址信号所对应之记忆体单元的存取相独立的更新时序成为非选择,并使得回应该存取之更新时序成为选择之步骤;将该存取与对应到该存取之更新,以预先设定的时间间隔来进行之步骤;及将从该记忆体单元所读出的资料与该测试图案相对照来判定该半导体装置为良品或故障品之步骤。27.如申请专利范围第26项之半导体记忆装置的测试方法,该测试方法进一步包括将进行更新之字元线从外部输入位址信号来指定的步骤。28.一种更新时序产生电路,其为产生记忆体单元的更新时序之更新时序产生电路,其产生:通常动作用更新时序,其与对应到输入位址信号之记忆体单元的存取相独立;及测试用更新时序,回应记忆体单元的存取。29.如申请专利范围第28项之半导体记忆装置的测试方法,控制该测试用更新时序,使得该存取与该存取所对应之更新相隔指定的时间来发生。30.一种更新时序控制方法,其系记忆体单元的更新时序控制方法:在通常动作模式下,依据与输入位址信号所对应之记忆体单元的存取独立地来产生之时序来进行更新;在测试模式下,依据对该存取反映来产生之时序来进行更新。31.如申请专利范围第30项之更新时序控制方法,其中,在该测试模式下进行更新,使该存取与对应到该存取之更新,相隔指定的时间来产生。图式简单说明:图1是说明本发明的第1实施形态中之半导体记忆装置(疑似SRAM)的电路构成方块图。图2是说明图1中所示半导体记忆装置的通常动作之时序图。图3是说明图1中所示半导体记忆装置的测试动作之时序图。图4是说明图1中所示半导体记忆装置的测试步骤的流程图。图5是说明本发明的第2实施型态中之半导体记忆装置在测试模式下的动作时序图。图6是说明本发明的第3实施型态中之半导体记忆装置(疑似SRAM)的电路构成方块图。图7是说明图6中所示半导体记忆装置在测试模式下的动作时序图。图8是说明图6中所示半导体记忆装置的测试步骤的流程图。图9是说明本发明的第4实施型态中之半导体记忆装置(疑似SRAM)的电路构成方块图。图10是说明图9中所示半导体记忆装置在测试模式下动作之时序图。图11是说明图9中所示半导体记忆装置在测试模式下动作之时序图。图12是说明图9中所示半导体记忆装置的测试步骤的流程图。图13是说明本发明的第5实施型态中之半导体记忆装置(疑似SRAM)的电路构成方块图。图14是说明图13中所示半导体记忆装置在测试模式下动作之时序图。图15是说明图13中所示半导体记忆装置在测试模式下动作之时序图。 |
