| 主权项 |
1.一种测试装置,用以测试在测试下之装置(DUT),其有多数之接触点以接达在DUT内侧之电路,该测试装置包含:多数之时序产生器,每个时序产生器包括一可程式事件计算器,该可程式事件计算器包括一算术逻辑单元(ALU)和一暂存器档案,用以产生DUT之多数接触点之事件序列,其中每时序产生器相关连于对应之DUT之接触点;和一通讯网路,以允许相关连不同接触点之时序产生器交换资料。2.如申请专利范围第1项所述之测试装置,其中该DUT具有多个电接点输入及输出接脚,当成连接至测试器电路之作输入及输出路径,该测试装置包含:多数接脚电子电路,与DUT之多个接脚相对应,用于与其在操作上一对一关系连接;同样数目之接脚通道,个别连接至对应之接脚电子电路,用以与对应之DUT接脚连通;一数位系统控制器,用以产生系统时脉,并用以储存至少一测试程式,并排定其顺序;多个时序产生器模组,反应数位系统控制器,模组各为一单半导体晶片,具有一阵列时序产生器构制于其上,用以产生精确时序之驱动事件及选通事件之预定序列,供测试该DUT之用,该时序产生器在操作上可与选定之接脚通道相连;及多个多晶片副系统,用以控制,协调,及在记忆器方面扩大时序产生器模组,时序产生器模组各另包含多晶片副系统及该模组中每一时序产生器间之介面连接。3.如申请专利范围第2项所述之测试装置,另包含一数位系统,此包含一全盘指令广播副系统用以分配时脉资讯及指令自系统控制器至时序产生器模组,一反应副系统用以收集及送回自时序产生器模组至系统控制器之测试状态资讯,及一DUT输入/输出副系统装有在时序产生器模组内实施之一介面,该介面提供时序产生器及接脚通道间之连接。4.如申请专利范围第2项所述之测试装置,其中每个可程式事件计算器包含至少一事件计算电路及至少一事件变换电路,其中,事件计算电路使用数位电路设计技术实施,且其中,事件产生电路包含一可动态重构形之可程式延迟电路,此使用类比电路设计技术实施。5.如申请专利范围第4项所述之测试装置,其中时序产生器事件计算电路为一可程式处理元件,用以增加时序产生器之弹性及伸缩性。6.如申请专利范围第5项所述之测试装置,其中该可程式处理元件能通用计算。7.如申请专利范围第6项所述之测试装置,其中该可程式处理元件包含算术逻辑单位,具有一读出埠及一写入埠之暂存器档案,多个功能单位等效介面连接至多晶片副系统,及一正文管理单位;该处理元件由此能有条件地执行记发器至暂存器操作,及经由多晶片副系统交换盘存器档案资料。8.如申请专利范围第3项所述之测试装置,其中该通讯网路包括一通信副系统互接时序产生器模组,使数位系统内之各对时序产生器能交换中间测试资讯及其他资料。9.如申请专利范围第2项所述之测试装置,其中该时序产生器模组包含一本地控制器,能对通用广播指令解码为一指令,供时序产生器模组内重行广播至每一多晶片副系统介面及该列中之每一时序产生器。10.如申请专利范围第3项所述之测试装置,另包含多个本地外部记忆副系统,用以提供超出一单晶片时序产生器模组内可达成之记忆容量给时序产生器,本地外部记忆副系统各包含多个记忆模组,具有至少一记忆器晶片,其中,本地外部记忆副系统各与一独有之时序产生器模组一对一连接。11.如申请专利范围第3项所述之测试装置,其中数位系统包含一可重构形之时序产生器至接脚通道分配电路,多个软体指定之副组之时序产生器由此与接脚通道相连,其中,每一软体指定之副组与一独有之接脚通道一对一连接,以多工分配由每一软体指定之副组之每一时序产生器所产生之事件于独有之一接脚通道上,并分配每一接脚通道之观察之接脚値输出至每一所属之软体指定之副组之时序产生器之每一元件。12.如申请专利范围第11项所述之测试装置,其中各软体指定之副组之定时产生器不相连接。13.如申请专利范围第11项所述之测试装置,其中该可重构形之分配电路适于运转时间分配,在执行功能测试之期间中,使该可重构形之分配电路可重构形,其中,该可重构形反应通用广播指令达成。14.如申请专利范围第13项所述之测试装置,其中该可重构形之分配电路包含一纵横条开关,能提供每一时序产生器及每一接脚通道间之连接径路。15.如申请专利范围第11项所述之测试装置,其中该可重构形之分配电路包含一第一构形,提供自每一时序产生器至每一接脚通道之多至一映射。16.如申请专利范围第15项所述之测试装置,其中该可重构形之分配电路另包含一第二构形,提供多至多映射,每一时序产生器由此与至少一接脚通道连接,及每一接脚通道与多个时序产生器连接。17.如申请专利范围第11项所述之测试装置,其中该可重构形之分配电路包含一电路布局,提供时序产生器及接脚通道间之可能连接组之选定之适当副组。18.如申请专利范围第11项所述之测试装置,其中该可重构形之分配电路包含一纵横条开关,与每一时序产生器模组一至一连接,纵横条提供多个径路于该列内每一时序产生器及与时序产生器模组相连之每一接脚通道间。19.如申请专利范围第11项所述之测试装置,其中该可重构形之分配电路另包含:一可选择使能作用之电径路,在每一时序产生器及多値接脚通道之间,一记忆器基础之构形控制电路,用以使自每一时序产生器开始之确实一个可用之径路能作用,至少一时域边缘多工器,用以合并来自与每一接脚通道连接之时序产生器之控制信号,此由控制记忆器之内容决定,及至少一类比解多工器,用以分配所量得之接脚値于与每一接脚通道连接之时序产生器,此由控制记忆器之内容决定。20.如申请专利范围第1项所述之测试装置,其中该测试装置为单指令流、多资料流(SIMD)半导体测试装置,包含至少一时序产生器模组,该时序产生器模组包含:一阵列时序产生器,其中该时序产生器一般为可程式之时序产生器;至少一多时脉产生器,具有多时脉产生电路,可反应所施加之测试器系统时脉信号,用以产生多个高频率时脉信号;及接收装置,用以接收及储存程式指令,以控制时序产生器;其中,所产生之多个高频率时脉信号调节时序产生器模组内及所连接之各种副系统,各在其由其实际实施所决定之最大操作速率上。21.如申请专利范围第20项所述之测试装置,其中该时序产生器模组另包含一快取元件用以储存指令,及一快取控制器与其相连,其中,快取控制器反应通用广播指令,用以储存所选之指令于快取元件中,及用以自快取元件中取出指定之指令序列,供本地再广播于时序产生器模组内。22.如申请专利范围第1项所述之测试装置,其中该测试装置为一多时脉单指令流、多资料流(SIMD)半导体测试装置包含一数位系统,该数位系统包含:一通用指令广播网路,由振荡于系统时脉频率上之一系统时脉信号调节;一多晶片副系统,由一第二时脉信号调节;及一时序产生器模组,连接至通用指令广播副系统及多晶片副系统,该时序产生器模组实施于单晶片上,并包含:一第一内部副系统,由第三时脉信号调节;一第二内部副系统,由一第四时脉信号调节;及一多时脉产生电路,可反应系统时脉信号,用以产生多个时脉信号,包含该第二,第三,及第四时脉信号,其中,第三及第四时脉信号为一时序产生器模组时脉信号,振荡于时序产生器模组时脉频率上,此高于系统时脉频率,且其中,第二时脉信号振荡于多晶片副系统时脉频率上,此高于系统时序频率,但不高于时序产生器模组时脉频率。图式简单说明:第一图为概要方块图,显示以上所述之普通半导体测试器构造。第二图为概要方块图,显示第一图之普通技术之系统控制器20。第三图为概要方块图,显示第一图之普通技术之时序产生器建块(TGBB)50。第四图为概要方块图,显示第三图之TGBB50中所设置之普通技术之时序产生器模组(TGM)60。第五图为概要方块图,显示第四图之TGM60中所设置之普通技术之时序产生器(TG)。第六图为概要方块图,显示本发明之半导体测试器构造之一较宜实施例。第七图为概要方块图,显示具有可动构形之分配电路元件之第六图之本发明之定时产生器建块(TGBB)之一例。第八图为概要方块图,显示本发明之时序产生器模组(TGM)160之结构之一例。第九图为概要方块图,显示时序产生器中所设置之本发明之一事件计算器176之一例。第十图为概要方块图,显示时序产生器中所设置之本发明之事件变换器174之一例。第十一图为概要方块图,显示本发明之事件变换电路174中所设置之驱动解码器之一例。第十二图为概要方块图,显示本发明之事件变换电路174中所设置之线性延迟元件之一例。第十三图为概要方块图,显示本发明之事件变换电路174中所设置之一选通器之一例。第十四图为概要方块图,显示本发明之可重构形分配电路152之基本构想。第十五图。第十五图A,及第十五图B为电路图,显示本发明之可重构形之分配电路152之一例。第十六图为概要电路图,显示本发明之可重构形之分配电路152之一布局实例,此为一64至8分配电路。第十七图为概要方块图,显示含有一多时脉产生器及一SIMD指令快取器之一本地控制器168之结构之一例。第十八图为概要图,显示欲装于半导体测试器之测试头中之合并一起之时序产生器及接脚电子电路之一例。第十九图为概要图,显示本发明之半导体测试器之一硬体图。第二十图为概要图,显示以第十八图之构形为基础之本发明之半导体测试器之硬体图。 |
