积体电路输入输出端之静电放电保护装置

摘要

一种积体电路输入输出端之静电放电（electrostatic discharge，ESD)保护装置，位于积体电路的输入输出端和内部电路之间。 ESD 保护装置包括一个输入路径保护装置和一个输出路径保护装置。其中，输出路径保护装置包括二个电阻、提升和下拉电晶体，以及二个金氧半电晶体。第一电阻之一端耦接至输入输出端，上提电晶体的源汲极则分别耦接至积体电路之高电压源和第一电阻之另一端。第二电阻之一端耦接至输入输出端，下拉电晶体的源汲极分别耦接至积体电路之低电压源和第二电阻之另一端。第一场效电晶体和第二场效电晶体的源汲极分别耦接输入输出端至低电压源和高电压源。其中电阻为电晶体之源汲极中淡掺杂区域之部份所构成，因此能够在紧密布局情况下，有效降低串联电阻值，避免驱动能力下降，同时使得元件获致均匀的崩溃。同时在制作串联电阻时，亦不需要额外的光罩制程处理，因此生产成本得以降低。另一方面，本发明能够分别处理正 ESD 电压应力和负 ESD 电压应力，改善其 ESD 防御能力。

主权项

1.一种积体电路输入输出端之静电放电保护装置,置于一输入输出端和一内部电路之间,该静电放电保护装置包括一输入路径保护装置,置于该输入输出端至该内部电路之输入路径上,藉以防止由该输入输出端送入之静电应力破坏该内部电路,以及一输出路径保护装置,置于该内部电路至该输入输出端之输出路径上,藉以防止由该输入输出端送入之静电应力破坏该内部电路,该输出路径保护装置包括:一第一电阻,其一端耦接至该输入输出端;一上提电晶体,其源汲极分别耦接至该积体电路之高压源和该第一电阻之另一端;一第二电阻,其一端耦接至该输入输出端;一下拉电晶体,其源汲极分别耦接至该积体电路之低压源和该第二电阻之另一端;一第一场效电晶体,其源汲极分别耦接至该输入输出端和该积体电路之低电压源,其闸极耦接至该积体电路之低电压源;以及一第二场效电晶体,其源汲极分别耦接至该输入输出端和该积体电路之高电压源,其闸极耦接至该积体电路之低电压源。2.如申请专利范围第1项所述之静电放电保护装置,其中,该第一电阻系为该上提电晶体之源汲极中淡掺杂区域之部份所构成,并且置于一井区内,该淡掺杂区域与该井区系布植同型之杂质。3.如申请专利范围第1项所述之静电放电保护装置,其中,该第二电阻系为该下拉电晶体之源汲极中淡掺杂区域之部份所构成,并且置于一井区内,该淡掺杂区域与该井区系布植同型之杂质。4.如申请专利范围第1项所述之静电放电保护装置,其中,该第一场效电晶体系为非淡掺杂汲极结构之金氧半电晶体。5.如申请专利范围第1项所述之静电放电保护装置,其中,该第二场效电晶体系为非淡掺杂汲极结构之金氧半电晶体。6.如申请专利范围第1项所述之静电放电保护装置,其中,该积体电路之低电压源系为接地端。7.如申请专利范围第1项所述之静电放电保护装置,其中,该输入路径保护装置包括:一扩散电阻,其端点分别连接该输入输出端和该内部电路之间;以及一第三场效电晶体,其汲源极分别耦接至该扩散电阻连接至该内部电路之一端,以及该积体电路之低电压源之间,其闸极耦接至该积体电路之低电压源。8.如申请专利范围第7项所述之静电放电保护装置,其中,该第一电阻系为该上提电晶体之源汲极中淡掺杂区域之部份所构成,并且置于一井区内,该淡掺杂区域与该井区系布植同型之杂质。9.如申请专利范围第7项所述之静电放电保护装置,其中,该第二电阻系为该下拉电晶体之源汲极中淡掺杂区域之部份所构成,并且置于一井区内,该淡掺杂区域与该井区系布植同型之杂质。10.如申请专利范围第7项所述之静电放电保护装置,其中,该第一场效电晶体系为非淡掺杂汲极结构之金氧半电晶体。11.如申请专利范围第7项所述之静电放电保护装置,其中,该第二场效电晶体系为非淡掺杂汲极结构之金氧半电晶体。12.如申请专利范围第7项所述之静电放电保护装置,其中,该第三场效电晶体系为非淡掺杂汲极结构之金氧半电晶体。13.如申请专利范围第7项所述之静电放电保护装置,其中,该积体电路之低电压源系为接地端。14.一种积体电路输入输出端之静电放电保护装置,置于一输入输出端和一内部电路之间,该静电放电保护装置包括一输入路径保护装置,置于该输入输出端至该内部电路之输入路径上,藉以防止由该输入输出端送入之静电应力破坏该内部电路,以及一输出路径保护装置,置于该内部电路至该输入输出端之输出路径上,藉以防止由该输入输出端送入之静电应力破坏该内部电路,该输出路径保护装置包括:一第一电阻,其一端耦接至该输入输出端;一上提电晶体,其源汲极分别耦接至该积体电路之高电压和该第一电阻之另一端;一第二电阻,其一端耦接至该输入输出端;一下拉电晶体,其源汲极分别耦接至该积体电路之低压源和该第二电阻之另一端;一第一金氧半电晶体,为非淡掺杂汲极结构,其源汲极分别耦接至该输入输出端和该积体电路之低电压源,其闸极耦接至该积体电路之低电压源;以及一第二金氧半电晶体,为非淡掺杂汲极结构,其源汲极分别耦接至该输入输出端和该积体电路之高电压源,其闸极耦接至该积体电路之低电压源。该输入路径保护装置包括:一扩散电阻,其端点分别连接该输入输出端和该内部电路之间;以及一第三金氧半电晶体,为非淡掺杂汲极结构,其源汲极分别耦接至该扩散电阻连接至该内部电路之一端,以及该积体电路之低电压源之间,其闸极耦接至该积体电路之低电压源。15.如申请专利范围第14项所述之静电放电保护装置,其中,该积体电路之低电压源系为接地端。16.如申请专利范围第14项所述之静电放电保护装置,其中,该第一电阻系为该上提电晶体之源汲极中淡掺杂区域之部份所构成,并且置于一井区内,该上提电晶体中该淡掺杂区域与该井区系布植同型之杂质。17.如申请专利范围第14项所述之静电放电保护装置,其中,该第二电阻系为该下拉电晶体之源汲极中淡掺杂区域之部份所构成,并且置于一井区内,该下拉电晶体之该淡掺杂区域与该井区系布植同型之杂质。18.如申请专利范围第16项所述之静电放电保护装置,其中,该第二电阻系为该下拉电晶体之源汲极中淡掺杂区域之部份所构成,并且置于该井区内,该下拉电晶体之该淡掺杂区域与该第一井区系布植同型之杂质。19.如申请专利范围第16或17或18项所述之静电放电保护装置,其中,该积体电路之低电压源系为接地端。图示简单说明:第一图为一种习知积体电路输入输出端之ESD保护装置之电路图。第二图为本发明中积体电路输入输出端之ESD保护装置之电路图。第三图为本发明之ESD保护装置中输入输出端至低电压源(VSS)之ESD保护电路部份之侧视剖面图。第四图为本发明之ESD保护装置中输入输出端至高电压源(VDD)之ESD保护电路部份之侧视剖面图。