| 主权项 |
1.一种半导体记忆装置,包含:一半导体基体;复数个第一电晶体以矩阵配置形成于该半导体基体上,各该第一电晶体具有一通道区;复数个第二电晶体以矩阵配置形成于该半导体基体上,各该第二电晶体具有一通道区;复数个于第一方向并列形成之字线,各该字线之功能为一字线与一闸极;其中该复数个第一电晶体之至少2个通道区于大致垂直该第一方向之第二方向接触;及该复数个第二电晶体之至少2个通道区于该第二方向接触。2.根据申请专利范围第1项之半导体记忆装置,其中:该复数个第一电晶体分成具有第一门槛电压之第一电晶体群以使该第一电晶体导通,及具有第二门槛电压之第二电晶体群以使该第一电晶体导通;及该复数个第二电晶体分成具有第三门槛电压之第三电晶体群以使该第二电晶体导通,及具有第四门槛电压之第四电晶体群以使该第二电晶体导通。3.一种半导体记忆装置,包含:一半导体基体:复数个字线于该半导体基体上之第一方向并列形成;一电晶体行,包括复数个第一电晶体,各该复数个第一电晶体具有一闸极与一通道区,该闸极系该复数个字线之一之一部分,该复数个第一电晶体于第二方向串列连接,该方向大致垂直该第一方向且于该第一方向以复数个并列配置;及一电晶体列,包括复数个第二电晶体,各该复数个第二电晶体具有一闸极与一通道区,该闸极系该复数个字线之一之一部分,该复数个第二电晶体之至少一个之该通道区与该复数个第一电晶体之至少一个之该通道区连接,该复数个第二电晶体互相于该第二方向邻接,且于该第二方向以复数个并列配置;其中导通该复数个第二电晶体之门槛电压系高于导通该复数个第一电晶体之门槛电压。4.根据申请专利范围第3项之半导体记忆装置,其中:复数个槽于该第二方向并列形成于该半导体基体上,该复数个槽具有一侧面与一底面;一该电晶体行之该复数个第一电晶体之通道区形成于该槽之该底面上;另一该电晶体行之该复数个第一电晶体之通道区形成于该槽之间之该半导体基体上表面上;及一该电晶体行之该复数个第二电晶体之通道区形成于该槽之侧面上。5.根据申请专利范围第3项之半导体记忆装置,其中:复数个槽于该第二方向并列形成于该半导体基体上,该复数个槽具有一侧面与一底面;一该电晶体行之该复数个第二电晶体之通道区形成于该槽之底面上;另一该电晶体行之该复数个第二电晶体之通道区形成于该槽之间之该半导体基体上表面上;及一该电晶体行之该复数个第一电晶体之通道区形成于该槽之侧面上。6.根据申请专利范围第3项之半导体记忆装置,其中:该复数个字线分成复数个第一字线与复数个第二字线;复数个槽于该第一方向并列形成于该半导体基体上,各该复数个槽具有一侧面与一底面;至少一该复数个第一字线形成于该复数个槽之至少一底面上;至少一该复数个第一字线形成于该复数个槽之间之该半导体基体之至少一上表面;至少一该复数个第二字线沿着该复数个槽之至少一侧面形成;一该电晶体行之该复数个第一电晶体之通道区形成于该槽之底面上;一该电晶体行之该复数个第一电晶体之通道区形成于该槽之间之该半导体基体之上表面上;一该电晶体行之该复数个第一电晶体之通道区形成于该槽之侧面上;一该电晶体列之该复数个第二电晶体之通道区形成于该槽之底面上;一该电晶体列之该复数个第二电晶体之通道区形成于该槽之间之该半导体基体之上表面上;及一该电晶体列之该复数个第二电晶体之通道区形成于该槽之侧面上。7.根据申请专利范围第3项之半导体记忆装置,其中该第一电晶体系NAND型电晶体,而该第二电晶体系NOR型电晶体。8.根据申请专利范围第4项之半导体记忆装置,其中该第一电晶体系NAND型电晶体,而该第二电晶体系NOR型电晶体。9.根据申请专利范围第5项之半导体记忆装置,其中该第一电晶体系NAND型电晶体,而该第二电晶体系NOR型电晶体。10.根据申请专利范围第6项之半导体记忆装置,其中该第一电晶体系NAND型电晶体,而该第二电晶体系NOR型电晶体。11.一种制造半导体记忆装置之方法,其中:复数个NAND型电晶体之通道区于一方向并列延伸,及NOR型电晶体之通道区于该一方向形成,该方向在该复数个NAND型电晶体之通道区之间;该复数个该NAND型电晶体之至少一通道区成为该NOR型电晶体之源极/汲极,该方法包括以下步骤:于半导体基体上并列形成复数个第一闸极,其成为NAND型电晶体之闸极及另一方向中NOR型电晶体之闸极,该方向大致垂直该一方向;于该半导体基体上形成第二闸极,其成为NAND型电晶体之闸极及该复数个第一闸极之间NOR型电晶体之闸极;执行离子植入至记忆晶格之末端部分以形成一高积体化传播层,其成为该记忆晶格区域之引入极,其由NAND型电晶体与NOR型电晶体制造;执行离子植入至该记忆晶格区域以形成NAND型电晶体之源极/汲极区域;连接该引入极与该记忆晶格区域之末端部分;执行离子植入至NOR型电晶体之通道区以控制该NOR型电晶体之门槛电压;执行离子植入至NAND型电晶体之通道区以控制该NAND型电晶体之门槛电压;执行离子植入至该NOR型电晶体以便将资料写入该NOR型电晶体;执行离子植入至NAND型电晶体以便将资料写入该NAND型电晶体;其中上述步骤能以随意顺序执行。12.根据申请专利范围第11项之制造半导体记忆装置之方法,更包含以下步骤:于该一方向在该半导体基体上并列形成复数个槽;执行离子植入至该复数个槽之底面与侧面,及该复数个槽之间之该半导体基体之上表面;于该复数个槽与该复数个槽之间之该半导体基体之上表面上,形成该NAND型电晶体之通道区及该NOR型电晶体之通道区;于该复数个槽之侧面上形成该NAND型之另一通道区及该NOR型电晶体之通道区;其中上述步骤能以随意顺序执行。13.根据申请专利范围第11项之制造半导体记忆装置之方法,更包含以下步骤:于该另一方向在该半导体基体上并列形成复数个槽;于该复数个槽之底面上及该复数个槽之间之该半导体基体之上表面上,形成一该第一闸极与该第二闸极;于该复数个槽之侧面上形成另一该第一闸极与该第二闸极;于该复数个槽之底面与侧面上及该复数个槽之间之该半导体基体之上表面上,形成该NANDA型电晶体之通道区及该NOR型电晶体之通道区;其中上述步骤能以随意顺序执行。14.一种半导体记忆装置,包含:复数个第一电晶体,各具有一通道区;复数个第二电晶体,各具有一通道区;及复数个字线,包括该复数个第一电晶体之该通道区与该复数个第二电晶体之该通道区;至少一该字线之功能为一字线与一闸极;其中至少该复数个第一电晶体之一之该通道区邻接至少该复数个第二电晶体之一之通道区。图示简单说明:第一图是根据本发明第一具体实例之半导体装置之等效电路图;第二图是根据本发明第一具体实例之半导体装置之平面图;第三图是根据本发明第一具体实例之半导体装置的记忆电晶体之记忆电流特性图;第四图的图形说明根据本发明第一具体实例的半导体装置之NAND型记忆电晶体的读取操作;第五图形说明根据本发明第一具体实例的半导体装置之NOR型记忆电晶体的读取操作;第六图是沿着第二图的A-A'线撷取的剖面图,以说明根据本发明第一具体实例而制造半导体装置之方法;第七图是沿着第二图的A-A'线撷取的剖面图,以说明根据本发明第一具体实例而制造半导体装置之方法;第八图是沿着第二图的A-A'线撷取的剖面图,以说明根据本发明第一具体实例而制造半导体装置之方法;第九A,九B,九C,九D图分别是沿着第二图的A-A',B-B',C-C',B-B'线撷取的剖面图,以说明根据本发明第一具体实例及制造半导体基体之方法;第十A,十B,十C,十D图分别是沿着第二图的A-A',B-B',C-C',B-B'线撷取的剖面图,以说明根据本发明第一具体实例及制造半导体基体之方法;第十一A,十一B图是沿着第二图的A-A'线撷取的剖面图,以说明根据本发明第一具体实例及制造半导体装置之方法;第十二A,十二B,十二C图分别是沿着第二图的A-A',B-B',C-C'线撷取的剖面图,以说明根据本发明第一具体实例及制造半导体装置之方法;第十三图是沿着第二图的C-C'线撷取的剖面图,以说明根据本发明第二具体实例及制造半导体装置之方法;第十四图是沿着第二图的C-C'线撷取的剖面图,以说明根据本发明第二具体实例及制造半导体装置之方法;第十五图是沿着第二图的C-C'线撷取的剖面图,以说明根据本发明第二具体实例及制造半导体装置之方法;第十六图是根据本发明第三具体实例之半导体装置的平面图;第十七图是沿着第十六图的D-D'线撷取的剖面图,以说明根据本发明第二具体实例及制造半导体装置之方法;第十八图是根据本发明第四具体实例之半导体装置的平面图;第十九图是沿着第十八图的E-E'线撷取的剖面图,以说明根据本发明第四具体实例及制造半导体装置之方法;第二十图是沿着第十八图的E-E'线撷取的剖面图,以说明根据本发明第四具体实例及制造半导体装置之方法;第二一图是沿着第十八图的E-E'线撷取的剖面图,以说明根据本发明第五具体实例及制造半导体装置之方法;第二二图是沿着第十八图的E-E'线撷取的剖面图,以说明根据本发明第六具体实例及制造半导体装置之方法;第二三A与二三B图分别是沿着第二图的A-A',B-B'线撷取的剖面图,以说明根据本发明第七具体实例及制造半导体装置之方法;第二四图的剖面图在说明根据本发明第8具体实例的制造半导体基体的方法;第二五图是根据本发明第九具体实例的半导体装置的平面图;第二六图是沿着第二五图的A-A'线撷取的剖面图,以说明根据本发明第九具体实例及制造半导体装置之方法;第二七A图与第二七B图分别是沿着第二五图的A-A'与B-B'线撷取的剖面图,以说明根据本发明第九具体实例及制造半导体装置之方法;第二八图是沿着第二五图的A-A'线撷取的剖面图,以说明根据本发明第九具体实例及制造半导体装置之方法;第二九A与二九B图分别是沿着第二五图的A-A'与B-B'线撷取的剖面图,以说明根据本发明第九具体实例及制造半导体装置之方法;第三十A与三十B图分别是沿着第二五图的A-A'与B-B'线撷取的剖面图,以说明根据本发明第九具体实例及制造半导体装置之方法;第三一图是沿着第二五图的A-A'线撷取的剖面图,以说明根据本发明第九具体实例及制造半导体装置之方法;第三二A与三二B图分别是沿着第二五图的A-A'与B-B'线撷取的剖面图,以说明根据本发明第九具体实例及制造半导体装置之方法;第三三A与三三B图分别是沿着第二五图的C-C'与B-B'线撷取的剖面图,以说明根据本发明第九具体实例及制造半导体装置之方法;第三四图是沿着第二五图的B-B'线撷取的剖面图,以说明根据本发明第九具体实例及制造半导体装置之方法;第三五B图是沿着第二五图的B-B'线撷取的剖面图,而第三五A图是沿着第三五B图的D-D'线撷取的剖面图,二者都说明根据本发明第九具体实例及制造半导体装置之方法;第三六B图是沿着第二五图的B-B'线撷取的剖面图,而第三六A图是沿着第三六B图的D-D'线撷取的剖面图,二者都说明根据本发明第九具体实例而制造半导体装置之方法;第三七图是沿着第二五的B-B'线撷取的剖面图,以说明根据本发明第九具体实例及制造半导体装置之方法;第三八B图是沿着第二五图的B-B'线撷取的剖面图,而第三八A是沿着第三八B图的D-D'线撷取的剖面图,二者都说明根据本发明第九具体实例及制造半导体装置之方法;第三九A,三九B,三九C图分别是沿着第二五图的A-A',B-B',C-C'线撷取的剖面图,以说明根据本发明第九具体实例及制造半导体装置之方法;第四十A,四十B,四十C图分别是沿着第二五图的A-A',B-B',C-C'线撷取的剖面图,以说明根据本发明第九具体实例及制造半导体装置之方法;第四一A,四一B,四一C图分别是沿着第二五图的A-A',B-B',C-C'线撷取的剖面图,以说明根据本发明第九具体实例及制造半导体装置之方法;第四二A,四二B,四二C图分别是沿着第二五图的A-A',B-B',C-C'线撷取的剖面图,以说明根据本发明第十具体实例及制造半导体装置之方法;第四三A,四三B图分别是沿着第二五图的A-A',B-B'线撷取的剖面图,以说明根据本发明第十一具体实例及制造半导体装置之方法;第四四A,四四B图分别是沿着第二五图的B-B',C-C'线撷取的剖面图,以说明根据本发明第十一具体实例及制造半导体装置之方法;第四五A,四五B,四五C图分别是沿着第二五图的A-A',B-B',C-C'线撷取的剖面图,以说明根据本发明第十一具体实例及制造半导体装置之方法;第四六A,四六B,四六C图分别是沿着第二五图的A-A',B-B',C-C'线撷取的剖面图,以说明根据本发明第十一具体实例及制造半导体装置之方法;第四七图是沿着第二五图的B-B'线撷取的剖面图,以说明根据本发明第十二具体实例及制造半导体装置之方法;第四八图是沿着第二五图的B-B'线撷取的剖面图,以说明根据本发明第十三具体实例及制造半导体装置之方法;第四九图的剖面图在说明根据本发明第十四具体实例及制造半导体装置之方法;第五十图是根据本发明第十五具体实例之半导体装置的平面图;第五一A与五一B图分别是沿着第五十图的51A-51A,51B-51B线撷取的剖面图,以说明根据本发明第十五具体实例及制造半导体装置之方法;第五二图是根据本发明第十五具体实例之半导体装置的平面图;第五三A与五三B图分别是沿着第五二图的53A-53A,53B-53B线撷取的剖面图,以说明根据本发明第十六具体实例及制造半导体装置之方法;第五四A图是第一传统例子的平面图,而第五四B,五四C,五四D图分别是沿着第五四A图的54B-54B,54C-54C,54D-54D图线撷取的剖面图;第五五A图是第二传统例子的平面图,而第五五B,五五C图分别是沿着第五五A图的55B-55B,55C-55C线撷取的剖面图;第五六A图是第三传统例子的平面图,而第五六B,五六C图分别是沿着第五六A图的55B-55B,55C-55C图线撷取的剖面图。 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