| 主权项 |
1.一种记忆体元件的制造方法,其系包括: 于一基底上方形成一电极; 在形成该电极后,于该基底上方与在邻接该电极侧 壁之至少一部份区域形成一介电材料特征以至少 局部定义该侧壁之一插塞区域;以及 在形成该介电材料特征后,在接近该插塞区域与该 介电材料特征区域形成一相转换特征。 2.如申请专利范围第1项所述之记忆体元件的制造 方法,其中形成一相转换特征系包括形成该相转换 特征以直接接触该插塞区域。 3.如申请专利范围第1项所述之记忆体元件的制造 方法,其中该插塞区域相对于该基底之高度系约为 该电极之一厚度的50%以下。 4.如申请专利范围第1项所述之记忆体元件的制造 方法,其中该插塞区域相对于该基底之高度系约为 该电极之一厚度的50%以下,其中该电极厚度之范围 系自约1000埃至约8000埃。 5.如申请专利范围第1项所述之记忆体元件的制造 方法,其中该相转换特征之范围系自约50埃至约1000 埃。 6.如申请专利范围第1项所述之记忆体元件的制造 方法,其中该相转换特征系包括一硫硒碲玻璃。 7.如申请专利范围第1项所述之记忆体元件的制造 方法,其中该相转换特征系包括一二元的材料合金 。 8.如申请专利范围第1项所述之记忆体元件的制造 方法,其中该相转换特征系包括一三元的材料合金 。 9.如申请专利范围第1项所述之记忆体元件的制造 方法,其中该相转换特征系包括一四元的材料合金 。 10.如申请专利范围第1项所述之记忆体元件的制造 方法,其中该相转换特征系包括一碲合金。 11.如申请专利范围第1项所述之记忆体元件的制造 方法,其中该相转换特征系包括一离子布植的掺杂 物。 12.如申请专利范围第1项所述之记忆体元件的制造 方法,其中该电极系包括一离子布植的掺杂物。 13.如申请专利范围第1项所述之记忆体元件的制造 方法,其更包括于该电极形成前,在该电极上形成 一保护层。 14.如申请专利范围第1项所述之记忆体元件的制造 方法,其更包括于该电极形成前,在该电极上形成 一保护层,其中该保护层之一厚度范围系自该插塞 区域的一高度之约20%至约250%。 15.如申请专利范围第1项所述之记忆体元件的制造 方法,其更包括于该电极形成前,在该电极上形成 一保护层′,其中形成该相转换特征系包括平坦化 该相转换特征以实质上达到与该电极与该保护层 之一共平面。 16.如申请专利范围第1项所述之记忆体元件的制造 方法,其更包括于该电极形成前,在该电极上形成 一保护层,其中形成该相转换特征系包括以自该保 护层移除材料之平坦化制程速率高于自该相转换 特征移除材料的平坦化制程速率对该相转换特征 进行平坦化制程。 17.如申请专利范围第16项所述之记忆体元件的制 造方法,其中该相转换特征系于该平坦化制程完成 后,自该保护层之后的该基底延伸开来。 18.如申请专利范围第16项所述之记忆体元件的制 造方法,其中该相转换特征系实质上延伸平行于该 电极侧壁上方之该基底。 19.一种记忆体元件,其系包括: 一电极,位于一基底上方; 一介电材料特征,位于该基底上方且与该电极侧壁 之至少一部份区域邻接,藉此至少局部定义该侧壁 之一电性插塞区域;以及 一相转换特征,接近该插塞区域与该介电材料特征 区域。 20.如申请专利范围第19项所述之记忆体元件,其中 该相转换特征系电性连结该插塞区域。 21.如申请专利范围第19项所述之记忆体元件,其中 该相转换特征系自至少相对于该基底的该电极之 一部分上方延伸开来。 22.如申请专利范围第19项所述之记忆体元件,其更 包括:至少一介电层,覆盖于相对该基底的该电极 上;以及 至少一内连线,延伸至少局部穿过该至少一介电层 而电性连结该元件与另一元件。 23.如申请专利范围第19项所述之记忆体元件,其中 该插塞区域之高度系约为该电极之一厚度的50%以 下。 24.如申请专利范围第19项所述之记忆体元件,其中 该插塞区域之高度系约为该电极之一厚度的50%以 下,且其中该电极厚度之范围系自约1000埃至约8000 埃。 25.如申请专利范围第23项所述之记忆体元件,其中 该插塞区域之高度范围系自约150埃至约1000埃。 26.如申请专利范围第19项所述之记忆体元件,其中 该相转换特征之一度范围系自约50埃至约1000埃之 间。 27.如申请专利范围第19项所述之记忆体元件,其中 该相转换特征系包括一硫硒碲玻璃。 28.如申请专利范围第19项所述之记忆体元件,其中 该相转换特征系包括一二元的材料合金。 29.如申请专利范围第19项所述之记忆体元件,其中 该相转换特征系包括一三元的材料合金。 30.如申请专利范围第19项所述之记忆体元件,其中 该相转换特征系包括一四元的材料合金。 31.如申请专利范围第19项所述之记忆体元件,其中 该相转换特征系包括一碲合金。 32.如申请专利范围第19项所述之记忆体元件,其中 该相转换特征系包括一离子布植的掺杂物。 33.如申请专利范围第19项所述之记忆体元件,其中 该电极系包括一离子布植的掺杂物。 34.如申请专利范围第19项所述之记忆体元件,其更 包括于该电极上之一保护层。 35.如申请专利范围第34项所述之记忆体元件,其中 该保护层之一厚度范围系自该插塞区域的一高度 之约20%至约250%。 36.如申请专利范围第34项所述之记忆体元件,其系 对该相转换特征系进行平坦化步骤至该相转换特 征实质上达到与该电极与该保护层共平面。 37.一种积体电路元件,其系包括: 一基底; 复数记忆体,其中每一个系包括: 一电极,位于该基底上方; 一介电材料特征,放置于该基底上方与该电极侧壁 之至少一部份区域邻接,藉此至少局部定义该侧壁 之一电性插塞区域;以及 一相转换特征,接近该插塞区域且相对于该基底, 自该电极之一部分上方延伸开来;以及 至少一内连线,与复数记忆体元件之一者电性连结 且延伸而至少局部穿过至少一介电层。 38.如申请专利范围第37项所述之积体电路元件,对 于至少该复数记忆体元件之一者,其中该相转换特 征系电性连结该插塞区域。 39.如申请专利范围第37项所述之积体电路元件,其 中该相转换特征系包括一硫硒碲玻璃。 40.如申请专利范围第37项所述之积体电路元件,其 中该相转换特征系包括一碲合金。 41.如申请专利范围第37项所述之积体电路元件,其 中该介电材料特征系包括一具有介电常数约小于3 .9之材料。 42.如申请专利范围第37项所述之积体电路元件,其 中该基底系包括一应变矽。 43.如申请专利范围第37项所述之积体电路元件,其 中该基底系包括一钻石。 图式简单说明: 第1图绘示依据本发明之至少一部分实施例之积体 电路元件示意图。 第2图绘示依据本发明之至少一部分实施例之记忆 胞体元件示意图。 第3图绘示依据本发明之一实施例所述在制造阶段 的记忆体元件阵列之剖面示意图。 第4图绘示依据本发明之一实施例所述在第3图所 示其后制程中记忆体元件阵列之剖面示意图。 第5图绘示依据本发明之一实施例所述在第4图所 示其后制程中记忆体元件阵列之剖面示意图。 第6图绘示依据本发明之一实施例所述在第5图所 示其后制程中记忆体元件阵列之剖面示意图。 第7图绘示依据本发明之一实施例所述在第6图所 示其后制程中记忆体元件阵列之剖面示意图。 第8图绘示依据本发明之一实施例所述在第7图所 示其后制程中记忆体元件阵列之剖面示意图。 第9图绘示依据本发明之一实施例所述在第8图所 示其后制程中记忆体元件阵列之剖面示意图。 第10图绘示依据本发明之一实施例所述在第9图所 示其后制程中记忆体元件阵列之剖面示意图。 第11图绘示依据本发明之一实施例所述在第10图所 示其后制程中记忆体元件阵列之剖面示意图。 第12图绘示依据本发明之一实施例所述在第11图所 示其后制程中记忆体元件阵列之俯视示意图。 第13图绘示依据本发明之一实施例所述在第11图所 示其后制程中记忆体元件阵列之剖面示意图。 第14图绘示依据本发明之另一实施例所述在第9图 所示其后制程中记忆体元件阵列之剖面示意图。 第15图绘示依据本发明之一实施例所述在第14图所 示其后制程中记忆体元件阵列之剖面示意图。 第16图绘示依据本发明之一实施例所述在第15图所 示其后制程中记忆体元件阵列之剖面示意图。 第17图绘示依据本发明之至少一部分实施例所述 之积体电路元件示意图。 |
