| 主权项 |
1.一种积体电路,包括:一感测放大器;第一及第二位元线耦合至该感测放大器;复数记忆胞元耦合至该感测放大器,于一记忆体存取期间,一被选择的记忆胞元产生该位元线上之一差动读取讯号以为该感测放大器之感测用;以及一测试电路耦合至该位元线,该测试电路于被驱动时变化该差动读取讯号之大小。2.如申请专利范围第1项之积体电路,其中该记忆胞元包括含二电晶体及二电容之记忆胞元。3.如申请专利范围第1或2项之积体电路,其中该记忆胞元包括含二电晶体及二电容之铁电记忆胞元。4.如申请专利范围第1项之积体电路,其中于该位元线对上之一记忆胞元之记忆存取期间,一第一读取讯号被提供于该第一位元线上以及一第二读取讯号被提供于该第二位元线上,该第一及第二独取讯号形成该差动读取讯号,其中该第一或第二读取讯号之一者等于VLO,而其它等于VHI。5.如申请专利范围第4项之积体电路,其中该测试电路包括:一第一测试电容具有第一及第二端,该第一端耦合至一第一测试输入端而该第二端耦合至该第一位元线;以及一第二测试电容具有第一及第二端,该第一端耦合至一第二测试输入端而该第二端耦合至该第二位元线。6.如申请专利范围第5项之积体电路,其中于该第一测试输入端之一第一驱动测试讯号增加该第一读取讯号之大小。7.如申请专利范围第5项之积体电路,其中于该第二测试输入端之一第二驱动测试讯号增加该第二读取讯号之大小。8.如申请专利范围第5项之积体电路,其中一驱动测试讯号被提供于该第一或第二测试输入端以增加该第一或第二读取讯号之大小。9.如申请专利范围第8项之积体电路,其中在VLO相等之该读取讯号之大小被增加以降低该差动读取讯号。10.如申请专利范围第9项之积体电路,其中该VLO之大小增加至VLOTest,其中VLOTest位于VLO与VHI之间。11.如申请专利范围第9项之积体电路,其中该VLO之大小增加至VLOTest,其中VLOTest等于约VLO与VHI之间的一半。12.如申请专利范围第9项之积体电路,其中该VLO之大小增加至VLOTest,其中该VLOTest等于VLO与VHI之间约1/3。13.如申请专利范围第9项之积体电路,其中该读取讯号之大小的增加依据该测试电容之电容値以及该驱动测试讯号之大小而定。14.如申请专利范围第13项之积体电路,其中该VLO之大小增加至VLOTest,其中VLOTest位于VLO与VHI之间。15.如申请专利范围第13项之积体电路,其中该VLO之大小增加至VLOTest,其中VLOTest等于约VLO与VHI之间的一半。16.如申请专利范围第13项之积体电路,其中该VLO之大小增加至VLOTest,其中该VLOTest等于VLO与VHI之间约1/3。17.如申请专利范围第4项之积体电路,其中该测试电路包括:一第一组x测试电容,具有第一输入端耦合至个别的第一输入测试讯号以及该第二端耦合至该第一位元线;以及一第二组y测试电容,具有第一端耦合至个别第二输入测试讯号以及第二端耦合至该第二位元线。18.如申请专利范围第17项之积体电路,其中该第一组中之电容具有不同値而该第二组中之电容具有不同値。19.如申请专利范围第18项之积体电路,其中该第一组测试电容可变化该第一读取讯号2x-1准位,而该第二组测试电容可变化该读取讯号2y-1准位。20.如申请专利范围第19项之积体电路,其中x=y。图式简单说明:第1图表示习知2T2C铁电记忆胞元。第2图表示本发明之一实施例。第3图表示本发明一实施例之测试中一测试读取存取之时脉图。第4图表示本发明另一实例。第5图表示本发明另一实施例之测试中一测试读取存取之时脉图。 |
