积体电路之嵌入式铜金属的制程方法

摘要

本发明系揭露一种积体电路之嵌入式铜金属的制程方法。由于铜金属具备有多项电性优势，遂逐渐成为进入深次微米领域时最有可能性的金属材料，而在多重铜金属内连线制程中，则利用有机低介电系数(low k)介电层，例如：含氟矽玻璃层(FSG)来降低元件之电阻电容延迟时间。但是，在经过化学机械研磨(CMP)处理之后，所述含氟矽玻璃层表面之铜金属缺陷容易造成金属桥接现象，而要移除该缺陷则需进行额外之再处理步骤，故本发明系揭露一种积体电路之嵌入式铜金属的制程方法，利用在所述含氟矽玻璃层上形成一介电层，来避免所述含氟矽玻璃表面之铜金属缺陷的产生。

主权项

1.一种积体电路之嵌入式铜金属的制程方法,包括下列步骤:(a)提供一表面已形成有一含氟矽玻璃层(Fluorinatedsilicate glass;FSG)的基板;(b)于所述含氟矽玻璃上形成一氮化矽层(SiN);(c)于所述氮化矽层上形成一(Undoped silicate glass;USG);(d)于所述未掺杂矽玻璃层上形成一氮氧化矽层(SiON);(e)于所述氮氧化矽层、所述未掺杂矽玻璃层、所述氮化矽层及所述含氟矽玻璃中形成一个或数个沟槽(trench);(f)进行铜金属沟填制程;(g)回蚀刻移除所述铜金属及所述未掺杂矽玻璃层,并以所述氮化矽层为蚀刻终止层;(h)进行后续多重金属内连线的制作。2.如申请专利范围第1项所述积体电路之嵌入式铜金属的制程方法,其中所述基板系为一已完成半导体前段制程之基板。3.如申请专利范围第1项所述积体电路之嵌入式铜金属的制程方法,其中形成所述含氟矽玻璃层前系形成有一氮化矽层。4.如申请专利范围第1项所述积体电路之嵌入式铜金属的制程方法,其中所述含氟矽玻璃层之介电系数系介于3.5至3.8之间。5.如申请专利范围第1项所述积体电路之嵌入式铜金属的制程方法,其中所述含氟矽玻璃层、所述氮化矽层及所述未掺杂矽玻璃层之总厚度系介于500A至1000A之间。6.如申请专利范围第1项所述积体电路之嵌入式铜金属的制程方法,其中所述氮氧化矽层之厚度系介于200A至500A之间。7.如申请专利范围第1项所述积体电路之嵌入式铜金属的制程方法,其中所述铜金属沟填制程系依序形成一金属阻障层(barrier layer)、一铜金属成核层(nucleationlayer)及一铜金属层。8.如申请专利范围第1项所述积体电路之嵌入式铜金属的制程方法,其中所述(f)步骤回蚀刻移除所述铜金属及所述未掺杂矽玻璃层系采用化学机械研磨法(Chemical Mechanical Polish;CMP)。9.一种积体电路之嵌入式铜金属的制程方法,包括下列步骤:(a)提供一表面已形成有一含氟矽玻璃(Fluorinatedsilicate glass;FSG)的基板;(b)于所述含氟矽玻璃上形成一碳化矽层(SiC);(c)于所述氮化矽层上形成一未掺杂矽玻璃层(Undoped silicate glass;USG);(d)于所述未掺杂矽玻璃层上形成一氮氧化矽层(SiON);(e)于所述氮氧化矽层、所述未掺杂矽玻璃层、所述碳化矽层及所述含氟矽玻璃中形成一个或数个沟槽(trench);(f)进行铜金属沟填制程;(g)回蚀刻移除所述铜金属及所述未掺杂矽玻璃层,并以所述氮化矽层为蚀刻终止层;(h)进行后续多重金属内连线的制作。10.如申请专利范围第9项所述积体电路之嵌入式铜金属的制程方法,其中所述基板系为一已完成半导体前段制程之基板。11.如申请专利范围第9项所述积体电路之嵌入式铜金属的制程方法,其中形成所述含氟矽玻璃层前系形成有一氮化矽层。12.如申请专利范围第9项所述积体电路之嵌入式铜金属的制程方法,其中所述含氟矽玻璃层之介电系数系介于3.5至3.8之间。13.如申请专利范围第9项所述积体电路之嵌入式铜金属的制程方法,其中所述含氟矽玻璃层、所述碳化矽层及所述未掺杂矽玻璃层之总厚度系介于500A至1000A之间。14.如申请专利范围第9项所述积体电路之嵌入式铜金属的制程方法,其中所述氮氧化矽层之厚度系介于200A至500A之间。15.如申请专利范围第9项所述积体电路之嵌入式铜金属的制程方法,其中所述铜金属沟填制程系依序形成一金属阻障层(barrier layer)、一铜金属成核层(nucleationlayer)及一铜金属层。16.如申请专利范围第9项所述积体电路之嵌入式铜金属的制程方法,其中所述(f)步骤回蚀刻移除所述铜金属及所述未掺杂矽玻璃层系采用化学机械研磨法(Chemical Mechanical Poish; CMP)。17.一种积体电路之嵌入式铜金属的制程方法,包括下列步骤:(a)提供一表面已形成有一含氟矽玻璃(F1uorinatedsilicate glass; FSG)的基板;(b)于所述含氟矽玻璃上形成一第一介电层;(c)于所述第一介电层上形成一第二介电层;(d)于所述未掺杂矽玻璃层上形成一第三介电层;(e)于所述第三介电层、所述第二介电层、所述第一介电层及所述含氟矽玻璃中形成一个或数个沟槽(trench);(f)进行铜金属沟填制程;(g)回蚀刻移除所述铜金属及所述第二介电层,并以所述第一介电层为蚀刻终止层;(h)进行后续多重金属内连线的制作。18.如申请专利范围第17项所述积体电路之嵌入式铜金属的制程方法,其中所述基板系为一已完成半导体前段制程之基板。19.如申请专利范围第17项所述积体电路之嵌入式铜金属的制程方法,其中形成所述含氟矽玻璃层前系形成有一氮化矽层。20.如申请专利范围第17项所述积体电路之嵌入式铜金属的制程方法,其中所述含氟矽玻璃层之介电系数系介于3.5至3.8之间。21.如申请专利范围第17项所述积体电路之嵌入式铜金属的制程方法,其中所述第一介电层系为一氮化矽层(SiN)。22.如申请专利范围第17项所述积体电路之嵌入式铜金属的制程方法,其中所述第一介电层系为碳化矽层(SiC)。23.如申请专利范围第17项所述积体电路之嵌入式铜金属的制程方法,其中所述第二介电层系为未掺杂矽玻璃层(Undoped silicate glass;USG)。24.如申请专利范围第17项所述积体电路之嵌入式铜金属的制程方法,其中所述第三介电层系为一氮氧化矽层(SiON)。25.如申请专利范围第17项所述积体电路之嵌入式铜金属的制程方法,其中所述含氟矽玻璃层、所述第一介电层及所述第二介电层之总厚度系介于500A至1000A之间。26.如申请专利范围第17项所述积体电路之嵌入式铜金属的制程方法,其中所述第三介电层之厚度系介于200A至500A之间。27.如申请专利范围第17项所述积体电路之嵌入式铜金属的制程方法,其中所述铜金属沟填制程系依序形成一金属阻障层(barrier layer)、一铜金属成核层(nucleation layer)及一铜金属层。28.如申请专利范围第17项所述积体电路之嵌入式铜金属的制程方法,其中所述(f)步骤回蚀刻移除所述铜金属及所述未掺杂矽玻璃层系采用化学机械研磨法(Chemical Mechanical Polish;CMP)。图式简单说明:图一A为习知技艺中于基板上形成含氟矽玻璃层(FSG)之剖面示意图。图一B为习知技艺中完成铜金属沟填制程及后续平坦化制程之剖面示意图。图二A为本发明实施例中于基板上形成含氟矽玻璃层(FSG)、第一及第二介电层之剖面示意图。图二B为本发明实施例中完成铜金属沟填制程及后续平坦化制程之剖面示意图。