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Bei einem Layout einer Senseverstärkeranordnung für einen Halbleiterspeicher mit mehreren sich als Streifen zeilenförmig untereinander erstreckenden Schreib/Lese-Verstärkern (20) mit NMOS- und PMOS-Transistoren ist vorgesehen, daß zumindest einer der beiden Treibertransistoren (N1, P1) mit seinen Dotierungsgebieten zwischen den dazugehörigen NMOS- oder PMOS-Transistoren der Schreib/Lese-Verstärker (N2, N3, P2, P3) angeordnet ist, und daß das Gate des Treibertransistors (N1, P1) dabei als Zweistreifengate (N111, P111) ausgebildet ist, um die Signalauswertung in den Sense-Verstärkern zu beschleunigen.
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