| 主权项 |
1.一种虚拟监测控制器,其包含:一个用于接收与输出资料的资料储存装置;一个用于接收与输出指令的指令储存装置;一个用于接收与输出状态资料的状态储存装置;及一个用于接收与输出模式资料的模式储存装置;该模式储存装置系建构成接收一个固定的讯号及一个使用者可选择讯号,并结合上述两个讯号,以提供一个根据该使用者可选择讯号之値而被选择性地屏蔽之中断讯号。2.如申请专利范围第1项之控制器,其中,该控制器系连接至一个主系统及一个处理器。3.如申请专利范围第1项之控制器,其中,该连接器系连接至一介面。4.如申请专利范围第3项之控制器,其中,该介面系与JTAG标准相容。5.如申请专利范围第1项之控制器,其中,该控制器系连接至断点逻辑电路。6.一种除错/监视控制系统,其包含:一个主系统;一个除错/监视控制器,其与该主系统通讯;及一个数位处理器.其与该控制器通讯,该控制器系建构成根据一个由该主系统而来而由该控制器接收之使用者定义之讯号,而提供一个使用者可选择屏蔽讯号至该数位处理器。7.如申请专利范围第6项之系统,其中,该控制器系连接于该处理器及积体电路逻辑电路之间。8.如申请专利范围第6项之系统,其中,该系统可操作于一个虚拟监视模式及一个常驻监测模式之下。9.如申请专利范围第6项之系统,其进一步包含一个介于该主系统及该数位处理器之间之介面。10.如申请专利范围第9项之系统,其中,该控制器控制介于该介面及该数位处理器之间之资讯。11.如申请专利范围第9项之系统,其中,该介面系JTAG介面。12.如申请专利范围第6项之系统,其中,该控制器系连接至硬体断点逻辑电路。13.一种操作虚拟监视器之方法,其包含下列步骤:拦截一个从微处理器而来之指令抓取;从一个主电脑下载指令;及根据该指令操作微处理器,其中,该指令包括一个使用者可屏蔽讯号,且其中,一个数目之微处理器之中断系被屏蔽,且该数目系根据该使用者可屏蔽讯号之値而定。14.如申请专利范围第13项之方法,其中,该步骤系被重复。15.如申请专利范围第13项之方法,其进一步包含自动屏蔽复数个微处接器之步骤。16.一种嵌入式积体电路,其包含一个除错监视器,该除错监视器系建构成输出一个使用者可屏蔽讯号。17.如申请专利范围第16项之嵌入式积体电路,其中,该除错电路系连接于一个处理器及记忆体之间。18.一种虚拟监视模式之除错方法,其包含下列步骤:藉由忽略由一个处理器而来之位址且提供一个指令于一个资料滙流排之上,于一个指令抓取期间,控制该处理器之资料滙流排;及根据一个使用者可屏蔽讯号之値,屏蔽一个可选择数目的中断。19.一种下载指令并控制嵌入式处理器之方法,其包含之步骤为:尝试一个处理器指令抓取;使一个备妥处理器讯号无效;设定一个处理器备妥位元;下载一个指令,以回应再致动备妥处理器讯号;接收一个使用者可屏蔽讯号;根据该使用者可屏蔽讯号之値,屏蔽处理器之可选择数目之中断;重置该处理器备妥位元;再致动该备妥处理器备妥讯号;及执行该指令,以回应该再致动备妥处理器讯号。20.如申请专利范围第19项之方法,其中,该些步骤系可重复的。21.如申请专利范围第19项之方法,其进一步包含下列步骤:假如前次执行指令的结果储存资料的话,则设定一个处理器资料备妥位元;上载该储存资料;重置该处理器资料备妥位元;及在该储存资料被读出之后,使该备妥处理器讯号无效。图式简单说明:第一图为根据本发明所述之包含除错装置/监视器在内的测试系统方块图;第二图为主电脑系统与第一图所示积体电路之方块图;第三图为包含在IC逻辑电路以及如第一图所示之除错装置监视器与DSP内的电路方块图;第四图为包含在本发明之除错装置/监视器内的电路方块图;第五图为如第四图所示JTAG支线控制器的方块图;第六图为如第五图所示支线控制器的状态图;第七图为如第四图所示虚拟监测控制器的方块图;第八图为包含在如第七图所示虚拟监测控制器内的模式暂存器逻辑电路方块图;第九图为包含在如第七图所示虚拟监测控制器内的状态暂存器逻辑电路方块图;第十图为包含在如第七图所示虚拟监测控制器内的资料暂存器逻辑电路方块图;第十一图为包含在如第七图所示虚拟监测控制器内的指令暂存器逻辑电路方块图;第十二图为包含在如第四图所示硬体中断逻辑电路内的硬体中断暂存器方块图;第十三图为如第四图所示多工器的方块图;第十四图为如第四图所示备妥逻辑电路的方块图。 |
