| 主权项 |
1.一种密封之积体电路,其包括:具结合垫之电路装配组件;在装配组件表面之主钝化层,其在结合垫及通道处蚀刻;及覆盖于主钝化层与由结合垫及通道处蚀刻而生成之主钝化层边缘之一或多层陶瓷层;其中该陶瓷层系将陶瓷材料以选自化学蒸汽沉积法及物理蒸汽沉积法之制程涂覆而得。2.根据申请专利范围第1项之电路,其进一步特性在于覆盖于结合垫上之非腐蚀性导电层。3.根据申请专利范围第2项之积体电路,其中该非腐蚀性导电层之原料系选自金、银、钨、软焊剂、以银填充之环氧衍生物及铜。4.根据申请专利范围第2项之电路,其进一步特性在于覆盖于结合垫上之扩散障碍金属层。5.根据申请专利范围第1.2或4项之积体电路,其中该陶瓷层系选自含矽陶瓷、含矽氧陶瓷、含矽氮陶瓷、含矽氧氮陶瓷、含矽氧碳陶瓷、含矽碳氮陶瓷、含矽氧碳氮陶瓷、含矽碳陶瓷、及含类钻石碳陶瓷。6.根据申请专利范围第5项之积体电路,其中该扩散障碍金属层系选自钛、钛钨合金及氮化钛。7.根据申请专利范围第1.2或4项之积体电路,其已相互连接并封存于选自有机胶包剂及矽胶包剂之材料中。附图1为具有本发明法钝化层之半导体元件之截面图。附图2为具有本发明法钝化层及金属层之半导体元件之截面图 |
