具有高速页面模式操作的非依电性记忆体装置

摘要

一种非依电性半导体记忆体包括多个成行及成列排列的记忆格、多数字线、多数位元线、多数输出缓冲器、多数页闩锁(18L)、以及多数快速电流位准翻译器(QCLT)。各个QCLT系连接至位元线且透过第一行解码器(44/46U)而由多数位元线(较佳具体实施例为32位元线)共享，也经由第二行解码器(46L)连接至多数页闩锁。各页闩锁系经由第三行解码器电路(38/40/42)连接至一对应输出缓冲器。页闩锁系以多数子页分组。QCLT进行高速高准确度电流模式比较，以及将比较结果转成二进码。二进码储存于Q闩锁(36U-2)。QCLT系作为电流模式类比至数位转换器(ADC)，ADC将记忆格电流转成二进码。闩锁于Q闩锁之资料将移转至页闩锁(34)读出。记忆格电流感应装置(QCLT)系与资料储存装置(页闩锁)分开。如此，QCLT可进行电流感应操作，同时页闩锁资料被依时序输出。于32位元线节距内，QCLT可设计成达成高速感应，而各个页闩锁具有节距2位元线，且由二行记忆格共享。高速感应让QCLT对多阶记忆格产品更具有吸引力。由于决定记忆格电流位在何阶需要多重感应迭代。速度愈高表示等待时间愈短。

主权项

1.一种积体电路非依电性记忆体装置,包含:一页非依电性记忆格排列成多数子页非依电性记忆格,其系电耦合至各别多数字线,以及多数位元线;第一多工器/解多工器电路耦合至该多数位元线,且与多数第一多工化线介面;多数电流感应放大器,各自有一输入线及一输出线,该输入线耦合至第一多工线;各电流感应放大器,具有多应第一多数位元线之节距用以共享由第一多数位元线感应记忆格;该多数电流感应放大器用以产生多数感应信号,感应信号系沿多数输出线供应;一第二多工器/解多工器电路,其系电耦合至多数输出线,以及用以与多数第二多工化线介面;第二电性页闩锁,其各自有一闩锁输入线及一闩锁输出线,该闩锁输入线系耦合至第二多工化线;各页闩锁具有节距对应第二多数位元线用以共享储存资料至或自第二多数位元线之非依电性记忆格;该多数页闩锁系用以储存多数资料;一I/O资料缓冲器,其系耦合至该多数页闩锁之闩锁输出线;以及读取控制器电路,用以初始化读取操作俾藉该多数电流感应放大器由该页非依电性记忆格读取资料,同时由页闩锁移转资料至I/O资料缓冲器。2.如申请专利范围第1项之装置,其中该对应第一多数位元线之节距系大于对应第二多数位元线之节距。3.如申请专利范围第2项之装置,其中各电流感应放大器具有对应32位元线宽度之节距。4.如申请专利范围第3项之装置,其中各页闩锁具有对应各位元线宽度之节距。5.如申请专利范围第1项之装置,其中该读取控制器电路初始化读取操作,俾藉对应电流感应放大器由第一子页非依电性记忆格读取资料,同时移转资料由第二子页页闩锁至该I/O资料缓冲器。6.如申请专利范围第1项之装置,其中各子页进一步包含多数非毗邻均匀间隔位元线,带有记忆格耦合于其上。7.如申请专利范围第1项之装置,其中各电流感应放大器包含:一电流比较器,其具有二输入端及一输出端,第一输入端系用以接收来自第一解码行线之第一电流,第二输入端系用以接收参考电流以及沿该输出端供给结果所得信号;一闩锁,其系用以储存来自比较器输出端之结果所得信号;一复置电路,其系用以复置该闩锁;以及一三态隔离电路,其系插置于该闩锁与该第一解码行线间用以隔开该闩锁与第一解码行线。8.如申请专利范围第7项之装置,其中该电流感应放大器进一步包含多数闩锁用以储存来自多阶非依电性记忆格之资料。9.一种积体电路记忆体装置,包含:一浮动闸记忆格阵列,其电性耦合至多数字线及多数位元线;该阵列排列于多子页记忆格,各记忆格用以储存多数由多位元代表之态;多数子页缓冲器电性耦合至多数位元线用以储存外部供给该元件之资料,以及有待被程式规划入耦合至多数位元线的记忆格;一程式规划控制电路,包括一样式辨识电路其系耦合至该多数子页缓冲器,用以初始化程式规划操作俾循序由一子页缓冲器程式规划资料至相关子页记忆格,以及用以控制各记忆格由一态至另一态之程式规划,直至来自该多数子页缓冲器之资料被程式规划入多数子页记忆格为止。10.如申请专利范围第9项之记忆体装置,其中各子页进一步包含:多数非毗邻均匀间隔隔开的位元线带有记忆格耦合于其上。11.如申请专利范围第10项之记忆体装置,其中各子页缓冲器系关联多数毗邻位元线;以及一行选择电路用以选择子页缓冲器至多数毗邻位元线之一。12.如申请专利范围第9项之记忆体装置,其中该样式辨识电路包含:一组合逻辑电路,其系用以决定何时到达各记忆格之多数态以及用以抑制记忆格被程式规划为不同态。13.一种程式规划非依电性记忆体装置之方法,该记忆体装置具有一非依电性浮动闸记忆格阵列,其系电性耦合至各别多数字线及多数位元线;该阵列系排列于多数子页记忆格,该方法包含:一次程式规划一子页记忆格,其中于各子页记忆格中,资料被循序程式规划至多数记忆格,多数记忆格系耦合至多数非毗邻间隔距离均一的位元线;经由程式规划记忆格由一态至另一态而循序程式规划一子页的各个记忆格;以及于记忆格之各态后验证程式规划俾确保该记忆格经程式规划。14.如申请专利范围第13项之方法,其中该程式规划步骤程式规划全部记忆格至第一态而与第一态无关。15.如申请专利范围第14项之方法,其中该程式规划步骤进一步包含以增量方式程式规划某些记忆格至第二态,其中该等某些记忆格组成全部具有第一态以外之预定态的全部记忆格。16.如申请专利范围第13项之方法,其中该程式规划步骤只程式规划记忆格至其预定态而未程式规划其它记忆格。图式简单说明:第1图为本发明之积体记忆电路元件之板面之示意布局。第2A 1-2图为示意图显示于本发明装置,位元线连接至页缓冲器,以及页缓冲器分组成为子页。第2B图为示意图显示金属带连接至VSS。第3图为示意电路细节图,显示本发明装置,由记忆体阵列至感应电路以及由感应电路至页缓冲器之位元线间的连结,以及由页缓冲器至输出缓冲器的连结。第3A图为电路细节图显示本发明装置之位元线前置充电电路。第3B图为电路细节图显示本发明装置之资料线前置充电电路。第3C图为电路图显示关联本发明装置之各页缓冲器之感应放大器及读取-修饰-写入电路。第4图为第3图所示感应电路之一之细节电路图。第4A图为第3图所示页缓冲器之一之细节电路图。第4B图为时序图显示本发明装置之页面模式读取操作。第4C图为时序图显示本发明装置之页面模式程式规划操作。第4D图为时序图显示本发明装置之页面模式程式规划验证操作。第4E图为第4图所示感应电路用于程式规划验证部分之示意电路图。第4F图为第4图所示感应电路用于电流比较部分之细节示意电路图。第5图为本发明之装置之示意方块图。第6图为时序图显示本发明装置之页面模式读取操作。第7 1-2图为流程图显示于本发明之页面模式读取方法之子页前置提取操作。第8图为流程图显示于本发明之页面模式读取方法之子页程式规划操作。第9图为略图显示多阶记忆格之临限値电压分布、以及经由切换控制闸电压而侦测记忆格电流。第10 1-2图为第4图所示用于多阶操作之感应电路之示意电路图。第10A图为第3图所示适合用于多阶操作之页缓冲器之一之细节电路图。第10B图为用于第10图所示感应电路之样式辨识ROM电路之细节电路图。第10C图为时序图显示用于本发明装置,被程式规划成条件「11」之多阶记忆格之页面模式读取操作。第10D图为时序图显示用于本发明装置,被程式规划成条件「10」之多阶记忆格之页面模式读取操作。第10E图为时序图显示用于本发明装置,被程式规划成条件「01」之多阶记忆格之页面模式读取操作。第10F图为时序图显示用于本发明装置,被程式规划成条件「00」之多阶记忆格之页面模式读取操作。第10G图为时序图显示用于本发明装置,欲程式规划成条件「10」之多阶记忆格之页面模式程式规划操作。第10H图为时序图显示用于本发明装置,欲程式规划成条件「01」之多阶记忆格之页面模式程式规划操作。第10I图为时序图显示用于本发明装置,欲程式规划成条件「00」之多阶记忆格之页面模式程式规划操作。第10J图为时序图显示用于本发明装置,多阶记忆格之页面模式程式规划验证操作。第10K图为第10图所示电路部分用于多阶记忆格之页面模式程式规划验证之细节电路图。第11 1-2图为流程图显示将一子页记忆格程式规划成为多阶之方法。第11A 1-2图为另一流程图显示将一子页记忆格程式规划成为多阶之方法。第11B图为用于第10图所示感应电路,另一样式辨识ROM电路之示意电路图。