| 主权项 |
1.一种半导体积体电路之制造方法,包含:(a)于该半导体积体电路之所选部份之上,沈积第一层,该第一层之材质系由下列各物组成之群中选出:钛及铬,(b)于该第一层之上,沈积包含镍之第二层,(c)于该第二层之上,沈积包含铝之第三层,(d)蚀刻该第一,第二及第三层以形成接合垫,以及(e)将导线互连接合至该第三层。2.如申请专利范围第1项之方法,其中该半导体积体电路之半导体是矽。3.如申请专利范围第1项之方法,其中该第一,第二及第三层在同一溅镀装中依序溅镀而成,毋须打断真空。4.如申请专利范围第1项之方法,其中该半导体积体电路具有包含铜之顶互连层。5.一种半导体积体电路之制造方法,包含:(a)于该半导体积体电路之所选部份之上,沈积第一层,该第一层之材质系由下列各物组成之群中选出:钛及铬,(b)于该第一层之上,沈积包含镍之第二层,(c)于该第二层之上,沈积包含铜之第三层,(d)蚀刻该第一,第二及第三层以形成接合垫,以及(e)将焊锡凸块互连接合至该第三层。6.如申请专利范围第5项之方法,其中该第一,第二及第三层在同一溅镀装中依序溅镀而成,毋须打断真空。7.如申请专利范围第5项之方法,其中该半导体积体电路具有包含铜之顶互连层。8.一种制造复数个半导体积体电路之方法,其中该复数个半导体积体电路之顶部互连层包含铜,及其中一第一批之复数个半导体积体电路具有连线焊接互连及一第二批之复数个半导体积体电路具有焊料凸块互连,该方法包括:(a)沉积一第一层于该复数个半导体积体电路之顶部互连层之已选择之部分,该第一层系一选自由钛及铬所组成之群之物质,(b)沉积一包含镍之第二层于该第一层上,(c)将该复数个半导体分成一第一批及一第二批,(d)藉由下列步骤来处理该第一批,i.沉积一包含铝之接触层于该第二层上,ii将导电连线互连焊接于该接触层上,(e)藉由下列步骤处理该第二批:i.沉积一包含铜之接触层于该第二层上,ii.将焊料凸块互连焊接于该第一接触层上。9.一种积体电路,其包括:(a)一半导体积体电路基板,(b)一积体电路,其形成于该基板上,(c)一连线接合垫,其形成于该积体电路上,该连线接合垫包括:(i)一第一层,其系一选自由钛及铬所组成之群之物质,(ii)一包含镍之第二层,其形成于该第一层上,(iii)一包含铝之第三层,其形成于该第二层上,(d)一导电连线,其接合于该连线接合垫上。10.一种积体电路,其包括:(a)一半导体积体电路基板,(b)一积体电路,其形成于该基板上,(c)一焊料凸块垫,其形成于该积体电路,该焊料凸块垫包括:(i)一第一层,其系一选自由钛及铬所组成之群之物质,(ii)一包含镍之第二层,其形成于该第一层上,(iii)一包含铜之第三层,其形成于该第二层上,(d)一焊料凸块,其形成于该焊料凸垫。图式简单说明:图1及2是铜金属化之积体电路晶片其接垫之简图;此晶片适合于打线接合及焊锡凸块接合;图3A-6A是图2之体积电路晶片接垫施行打线接合互连之过程,以及图3B-6B是图2之体积电路晶片接垫施行焊锡凸块接合互连之过程。 |
