| 主权项 |
1.一种半导体积体电路,系具备有:基板电位产生电路,系依据控制信号作动,作动时藉由从半导体基板取出电荷以加深基板偏压,非作动时,输出成为高阻抗;及切换电路,系依据上述控制信号作动,在上述基板电位产生电路之非作动时,成为导通状态,以上述半导体基板之电位作为电源电位,于上述基板电位产生电路之作动时,成为非导通状态。2.一种半导体积体电路装置,系具备有:基板电位检测电路,系检测半导体基板之电位;及基板电位产生电路,系在作动时从上述半导体基板取出电荷,藉此使基板偏压加深,在非作动时,输出成为高阻抗;及切换电路,系在上述基板电位产生电路之非作动时,成为导通状态,连接上述半导体基板与电源,在上述基板电位产生电路之作动时,成为非导通状态;及控制电路,系依据控制信号及上述基板电位检测电路之检测値及设定値,驱动上述基板电位产生电路及切换电路,使上述半导体基板之电位成为上述设定値或上述电源之电位之方式来控制。3.一种半导体积体电路装置,系具备有:泄漏电流检测电路,系检测在半导体基板上所形成之电晶体之泄漏电流;及基板电位产生电路,系在作动时,从上述半导体基板取出电荷,藉此使基板偏压加深,在非作动时,输出成为高阻抗;及切换电路,系上述基板产生电路于非作动时,成为导通状态,连接上述半导体基板与电源,在上述基板电位产生电路之作动时,成为非导通状态;及控制电路,系依据控制信号及上述泄漏电流检测电路之检测値及设定値,驱动上述基板电位产生电路及切换电路,使上述半导体基板之电位成为规定値或上述电源之电位之方式来控制。4.一种半导体积体电路装置,系具备有:第1泵浦电路,系输出端连接于第1导电型之半导体基板,取出上述第1导电型之载流子;及第2导电型之第1 MOSFET,系源极端子连接于上述第1泵浦电路之输出端子,汲极端子连接于第1电源之与上述第1导电型不同者;及第2泵浦电路,系输出端连接于上述第1 MOSFET之闸极端子,取出第1导电型之载流子者;及第1导电型之第2 MOSFET,系源极端子连接于第2电源,闸极端子施加控制信号,汲极端子连接于上述上述第1 MOSFET之闸极端子者。5.如申请专利范围第4项之半导体积体电路装置,其中在上述第1 MOSFET之闸极端子与源极端子之间,更具备有以彼此整流特性相反之方式并联连接之第1及第2整流电路。6.如申请专利范围第4或5项之半导体积体电路装置,其中上述半导体基板系P型半导体基板,上述第1MOSFET系N通道MOSFET,上述第2MOSFET系P通道MOSFET,上述第1电源系接地电源,上述第2电源系驱动电源。7.如申请专利范围第4或5项之半导体积体电路装置,其中上述半导体基板系N型半导体基板,上述第1MOSFET系P通道MOSFET,上述第2MOSFET系N通道MOSFET,上述第1电源系接地电源,上述第2电源系驱动电源。8.如申请专利范围第5项之半导体积体电路装置,其中在上述第2 MOSFET之汲极端子与上述第1 MOSDET之闸极端子之间,具备有闸极端子连接于上述第1电源之第1导电型之第3 MOSFET。9.如申请专利范围第8项之半导体积体电路装置,其中上述半导体基板为P型半导体基板,上述第1MOSFET为N通道,上述第2及第3之MOSFET为通道MOSFET,上述第1电源为接地电源,上述第2电源为驱动电源。10.如申请专利范围第9项之半导体积体电路装置,其中在上述第1及第2整流电路之中,在从上述第1MOSFET之闸极端子电流流向源极端子方向之整流电路之输出端子与上述源极端子之间,更具备有闸极端子接地之N通道MOSFET。11.如申请专利范围第8项之半导体积体电路装置,其中上述半导体基板为N型半导体基板,上述第1MOSFET为P通道MOSFET,上述第2及第3MOSFET为N通道MOSFET,上述第1电源为驱动电源,上述第2电流为接地电源。12.如申请专利范围第11项之半导体积体电路装置,其中在上述第1及第2整流电路之中,电流从上述第1MOSFET之源极端子流向闸极端子之整流电路之输入端子与上述源极端子之间,更具备有闸极端子连于驱动电源之P通道MOSFET。13.如申请专利范围第5项之半导体积体电路装置,其中上述第1及第2整流电路,系由将1个二极体元件,或复数个二极体元件予以串联连接之串联电路所构成者。14.如申请专利范围第8项之半导体积体电路装置,其中上述第1及第2整流电路,系由将1个二极体元件,或复数个二极体元件予以串联连接之串联电路所构成者。15.如申请专利范围第9项之半导体积体电路装置,其中上述第1及第2整流电路,系由将1个二极体元件,或复数个二极体元件予以串联连接之串联电路所构成者。16.如申请专利范围第10项之半导体积体电路装置,其中上述第1及第2整流电路,系由将1个二极体元件,或复数个二极体元件予以串联连接之串联电路所构成者。17.如申请专利范围第11项之半导体积体电路装置,其中上述第1及第2整流电路,系由将1个二极体元件,或复数个二极体元件予以串联连接之串联电路所构成者。18.如申请专利范围第12项之半导体积体电路装置,其中上述第1及第2整流电路,系由将1个二极体元件,或复数个二极体元件予以串联连接之串联电路所构成者。图示简单说明:第一图系表示本发明之半导体积体电路装置之第1实施形态之构成方块图。第二图系表示本发明之半导体积体电路装置之基板电位产生电路之具体构成电路图。第三图系表示本发明之半导体积体电路装置之基板电位产生电路之其它之具体构成电路图。第四图系表示本发明之半导体积体电路装置之第2实施形态之构成方块图。第五图系第2实施形态之半导体积体电路装置之基板电位检测电路之一具体例之构成图。第六图系第2实施形态之半导体积体电路装置之基板电位检测电路之其它的具体例之构成图。第七图系表示本发明之半导体积体电路装置之第3实施形态之构成方块图。第八图系第3实施形态之半导体积体电路装置之泄漏电流检测电路之具体构成之电路图。第九图系表示本发明之半导体积体电路装置之第4实施形态之构成图。第十图系表示本发明之半导体积体电路装置之第5实施形态之构成图。第十一图系表示本发明之半导体积体电路装置之第6实施形态之构成图。第十二图系表示本发明之半导体积体电路装置之第7实施形态之构成图。第十三图系表示本发明之半导体积体电路装置之第8实施形态之构成图。第十四图系表示本发明之半导体积体电路装置之第9实施形态之构成图。第十五图系整流电路之具体构成图。第十六图系习知之临界値控制电路构成图。第十七图系表示用于第2实施形态之控制电路具体构成之电路图。第十八图系表示用于第3实施形态之控制电路具体构成之电路图。第十九图系表示本发明之半导体积体电路装置之第10实施形态之构成之方块图。第二十图系表示第10实施形态所用之控制电路之具体构成之电路图。第二一图系表示本发明之半导体积体电路装置之第11实施形态之构成之方块图。第二二图系表示用于第11实施形态之控制电路之具体构成之电路图。 |
