半导体装置及其制造方法

摘要

本发明乃形成矽膜或另外之矽氮化膜于矽氮化膜及矽晶圆之上面，以进行热氧化(作用)。又在掩罩端部设置阶梯部(层差)。由于形成矽膜或另外之矽氮化膜，由而在掩罩端部之一点并不会产生过度之应力集中，而可防止晶体缺陷之产生。又因设置阶梯部，使之热氧化时，即使生长氧化膜于掩罩下之状态下，亦可确保元件隔离区域之氧化膜厚度。

主权项

1. 一种半导体装置之制造方法,至少以矽氮化膜形成耐氧化区域来覆盖将成为半导体基板单面之活性区域之部分,并蚀刻前述之膜为所定之图型,且更予以形成第2耐氧化膜来覆盖至少前述之膜之后,以热氧化来形成元件隔离区域。2. 如申请专利范围第1项所述之半导体装置之制造方法,其中,具备有形成矽氧化膜及/或矽膜来覆盖将成为前述活性区域之部分之后,以前述矽氮化膜来形成前述耐氧化区域之过程。3. 如申请专利范围第1项所述之半导体装置之制造方法,其中,前述第2耐氧化膜系矽氮化膜或矽膜为其特征。4. 一种半导体装置之制造方法,以矽氮化膜形成耐氧化区域来覆盖将成为半导体基板单面之活性区域之部分,并蚀刻前述之膜为所定之图型,且从其上面形成第2耐氧化膜覆盖将成为前述活性区域之部分之后,以热氧化来形成元件隔离区域。5. 一种半导体装置之制造方法,主要以制成耐氧化膜于半导体基板单面来形成耐氧化区域,而后以热氧化法来形成元件隔离区域,其特征为:在实施热氧化之前,设置0.01m以上之层差(阶梯差)于前述耐氧化区域和耐氧化区域以外之前述将成为元件隔离区域部分之境界处,以令前述耐氧化区域增加高度。6. 如申请专利范围第5项所述之半导体装置之制造方法,其中,令前述层差和半导体基板之前述元件隔离区域表面所形成之角部,予以作成圆角(圆弧状)或前述角部之角度使之成为较90度为大为其特征。7. 如申请专利范围第1项或第4项所述之半导体装置之制造方法,其中,在实施热氧化之前,设置0.01m以上之层差(阶梯差)于前述耐氧化区域和耐氧化区域以外之前述将成为元件隔离区域部分之境界处,以令前述耐氧化区域增加高度。8. 一种半导体装置之制造方法,主要具备有用以形成元件隔离区域用之热氧化过程,其特征为具备有;以使用CMP (Chemical Mechanical Polishing:化学性机械抛光)法来处理以热氧化所形成之元件隔离(用)氧化膜,以令半导体基板露出一部分之过程。9. 如申请专利范围第1项至第6项所述之任一项之半导体装置之制造方法,其中,具备有以使用CMP (ChemicalMechanical Polishing:化学性机械抛光)法来处理以热氧化所形成之元件隔离(用)氧化膜,以令半导体基板露出一部分之过程。10. 一种半导体装置之制造方法,主要具备有用以形成元件隔离区域用之热氧化过程,其特征为有;构成接触于由前述热氧化所形成之元件隔离用膜来形成矽氧化膜之后,以使用CMP (Chemical MechanicalPolishing:化学性机械抛光)法来使半导体基板露出一部分。11. 如申请专利范围第1项至第6项所述之任一项半导体装置之制造方法,其中,具备有,构成接触于由前述热氧化所形成之元件隔离用氧化膜来形成矽氧化膜之后之后,以使用CMP (Chemical MechanicalPolishing:化学性机械抛光)法来使半导体基板露出一部分之过程。12.一种半导体装置之制造方法,其特征为;即将热氧化半导体基板来形成元件隔离用氧化膜之过程之前,形成多数之耐氧化区域于半导体晶片上,并由该耐氧化区域之宽度尺寸之范围而变化前述耐氧化区域上之膜之组合成复数种样子。13. 一种半导体装置之制造方法,其特征为;即将热氧化半导体基板来形成元件隔离用氧化膜之过程之前,形成多数之耐氧化区域于半导体晶片上,并在所定之宽度以上之耐氧化区域部分和所定之宽度以下之耐氧化区域之部分,予以改变耐氧化区域上之矽氧化膜之厚度,且使前述所定之宽度以下之耐氧化区域上之前述矽氧化膜之厚度,使之较前述所定之宽度以上之耐氧化区域上之前述矽氧化膜成为更薄。14. 一种半导体装置之制造方法,其特征为;即将热氧化半导体基板来形成元件隔离用氧化膜之过程之前,形成多数之耐氧化区域于半导体晶片上,并在宽度1m以上之耐氧化区域部份和宽度1m以下之耐氧化区域部分,予以改变耐氧化区域上之矽氧化膜之厚度,且使宽度1m以下之前述耐氧化区域上之前述矽氧化膜之厚度,使之较宽度为1m以上之前述耐氧化区域上之前述矽氧化膜成为更薄。15. 一种半导体装置之制造方法,其特征为;即将热氧化半导体基板来形成元件隔离用氧化膜之过程之前,形成多数之耐氧化区域于半导体晶片上,并在所定之宽度以上之耐氧化区域部分和所定之宽度以下之耐氧化区域之部分,使前述所定之宽度以下之耐氧化区域上之矽氮化膜之至少一部分形成与前述半导体基板成直接接触着。16.一种半导体装置之制造方法,其特征为;即将热氧化半导体基板来形成元件隔离用氧化膜之过程之前,形成多数之耐氧化区域于半导体晶片上,并在宽度1m以上之耐氧化区域部分和宽度1m以下之耐氧化区域部分使前述宽度1m以下之耐氧化区域上之矽氮化膜之至少一部分形成与前述半导体基板成直接接触着。17. 一种半导体装置,主要在1个半导体晶片上至少形成有记忆格(储存单元)部和周边电路部,及复数之元件隔离区域于前述记忆格部和前述周边电路之周围,而该复数之元件隔离用区域之中,至少2个在相互之元件隔离区域端部之应力値为相异者,其特征为;前述具有相互为相异之应力値的元件隔离区域端部中,存在于前述记忆格部周边之元件隔离区域端部之应力値为存在于前述周边电路部之周边之元件隔离区域端部之应力値以上。18. 一种半导体装置,主要在1个半导体晶片上,形成有复数之周围被元件隔离区域所包围之活性区域,而该复数之活性区域之中,至少2个具有相互为不同宽度者,其特征为;宽度为狭窄之活性区域周围之元件隔离区域端部之应力値,有时候形成较宽度为广阔之活性区域周围之元件隔离区域端部之应力更大之场合。19. 一种半导体装置,主要在1个半导体晶片上,形成有复数之元件隔离区域,而该复数之元件隔离用区域之中,至少2个在相互之元件隔离区域端部之应力値为相异者,其特征为;存在于活性区域之广度1m以上部分周边之元件隔离区域端部之应力値为存在于活性区域之宽度1m以下部分周边之元件隔离区域端部之应力値以上。20. 一种半导体装置,其特征为;在1个半导体晶片上,活性区域周围之元件隔离区域之形状,至少为2种类以上。图示简单说明:第1图系第1实施例之形态的剖面图。第2图系说明第1实施例之制造过程用之剖面图。第3图系显示层差(阶梯差)之大小和剪应力之关系之剖面图。第4图系使层差底部之角隅作成圆角之时之剖面图。第5图系变化第1实施例之层差形状时之剖面图。第6图系显示层差底部之角度和剪应力之关系的剖面图。第7图系说明第1实施例之制造过程用之剖面图。第8图系说明第1实施例之制造过程用之剖面图。第9图系说明第1实施例之制造过程用之剖面图。第10图系定义本说明书之活性高度用之图。第11图系第1实施例之使CMP法来露出活性区域之剖面图。第12图系说明第1实施例之制造过程用之流程图。第13图系第2实施例之剖面图。第14图系第3实施例之剖面图。第15图系第4实施例之剖面图。第16图系第5实施例之剖面图。第17图系第6实施例之剖面图。第18图系第6实施例之未具备层差时之剖面图。第19图系第6实施例之未制成矽氧化膜时之剖面图。第20图系第7实施例之剖面图。第21图系第7实施例之未制成矽氧化膜时之剖面图。第22图系第7实施例使用矽膜时之剖面图。第23图系第7实施例使用矽膜时之剖面图。第24图系第7实施例之掩罩使用矽膜时之剖面图。第25图系第8实施例之剖面图。第26图系使用于说明第8实施例之剖面图。第27图系使用于说明第8实施例之剖面图。第28图系第8实施例之未制成矽氧化膜时之剖面图。第29图系第9实施例之剖面图。第30图系说明第9实施例之制造过程用之剖面图。第31图系说明第9实施例之制造过程用之剖面图。第32图系说明第9实施例之制造过程用之剖面图。第33图系第9实施例之未制成矽氧化膜时之剖面图。第34图系第10实施例之剖面斜视图。第35图系显示掩罩和位错之关系的图。第36图系第10实施例之一形态之剖面斜视图。