| 摘要 |
记忆体装置(例如DRAM，动态随机存取记忆体)可以在该DRAM记忆体之一区域互连上面包括一或多个金属层，其与该记忆体装置之下部闸极区域接触。随着半导体组件之大小减小及电路密度增加，此等上部金属层中的金属通路之密度变得越来越难以制造。藉由在该等下部闸极区域中提供可以耦合至该等上部金属层之额外金属通路，可以减低该等上部金属层之间隔要求，同时保持该半导体装置之大小。此外，可以一捆紮组态来曝露形成于该等记忆体装置之闸极区域的额外金属通路以使其平行于其他金属接点，从而减低该等金属接点之一阻抗，例如一DRAM记忆体单元之所埋入数位线。 |
