基于TDC的FPGA电路传输延迟测试系统和方法

摘要

本发明属于集成电路技术领域，具体为基于TDC方法的FPGA电路传输延迟测试系统和方法。本发明测试系统包括：待侧电路模块、测试激励生成模块、TDC模块、译码输出模块、时间校准模块和控制模块。本发明利用TDC方法对延迟链计数，可以较为方便的测出FPGA内部电路的传输延迟；利用FPGA芯片的内部资源，构建BIST（内建自测试）进行测试，具有测试成本低，抗干扰性好，可移植性强，不依赖测试工具等特点。对于FPGA内部各类传输延迟参数，包括：可编程逻辑单元（CLB），可编程输入输出单元（IOB）、块存储器（BRAM）、数字信号处理器（DSP）、可编程互联等FPGA组成模块电路的开关参数、互联延迟、组合逻辑延迟、CLK‑Q延迟的测试方面具有很好的应用价值。

主权项

一种基于TDC的FPGA电路传输延迟测试系统，其特征在于包括：待侧电路模块、测试激励生成模块、TDC模块、译码输出模块、时间校准模块和控制模块；其中，测试激励生成模块用于产生符合测试要求的激励信号，并输入待测电路模块与TDC模块；待测电路模块的输出响应同样接入TDC模块中；TDC模块对来自上述测试激励生成模块和TDC模块的两个信号进行处理，产生测试结果；译码输出模块将TDC模块的输出转换为便于阅读的二进制数据；时间校准模块利用已知稳定时钟信号对TDC电路进行校准，保证测试精度；控制模块用于控制测试激励生成模块、TDC电路模块和时间校准模块的协调工作。