重置信号产生装置

摘要

本案系一种重置信号(reset signal) 产生装置，系可用于微处理机之重置信号产生装置，以产生一重置信号；其包括：一时脉信号(clock singnal)产生装置，其系产生一固定时脉信号输出；一周期信号产生制置，其系产生一周期信号，并于周期结束后，发出该重置信号；一清除信号(clear signal)产生装置，其依外部之一输入信号，经内部一具有记忆储存及逻辑运算功能之逻辑电路处理后，俾产生一正确清除信号，并提供予该周期信号产生装置使用。藉本创作可使微处理于发生异常时适时得到该重置信号，俾使该微处理机能重置回初始状态而恢复正常功能。

主权项

感测装置,与额外线连接以感测额外测试线之状态;及一缓冲电路接至该感测装置以自感测装置将发射之信号输出至一输入/输出销。2. 根据申请专利范围第1项之可抹除及可程式逻辑装置,其中可程式"AND"逻辑阵列包括多个EPROM(可抹去可程式仅读记忆器)电晶体。3. 根据申请专利范围第2项之可抹除及可程式逻辑装置,其中该与额外测试线连接之EPROM电晶体始终处于已抹除状态之中。4. 根据申请专利范围第3项之可抹除及可程式逻辑装置,其中该输入结构可形成一流通路径之一路径,一锁住路径及一正反器功能路径。图示简单说明:图1为应用测试电路之EPLD结构图;图2为用户可配置输入结构之具体实例图;图3为EPLD之概略图;