| 主权项 |
1. 一种半导体装置,其包含:一个半导体基底;衆多形成于该半导体基底内的装置形成区上的电路区,并且,这些电路区间具有0.1至125(的间隙;而且用来将半导体基底上的衆多电路区彼此隔离的装置隔离区,该装置隔离区具有0.1至2.5(的宽度;其中,该装置隔离区的宽度与相邻的该界多装置隔离区的宽度的比値从2至5。2. 如申请专利范围第1项的一种半导体装置,其中,该装置隔离区系藉由蚀刻存在于装置隔离区上的一部份而在该半导体基底内形成的一个沟槽,该一部份系在形成于该半导体基底表面上的片氧化物膜及形成于该片氧化物膜上的氮化物膜之中,而从该半导体基底上的该片氧化物膜的位置上量测到的该沟槽的深度为0至10nm。3. 如申请专利范围第2项的一种半导体装置,其中,该沟槽具有一个藉由热氧化形成的热氧化物膜,并且,建立一个公式,该公式系关于一个变位发生极限应力値,该値系导因于该装置形成区与相邻的该装置隔离区内的热氧化:其中t@ssp是该片氧化物膜的厚度,t@ssn是该氮化物膜的厚度,而D是该沟槽的深度。4. 如申请专利范围第3项的一种半导体装置,其中,藉由包含数値分析在内的有限元素法,从该氮化矽膜的厚度及内部应力、该片氧化物膜的厚度、该沟槽的深度、该装置隔离区的宽度、与及相邻的该装置形成区的宽度,来分析导因于该热氧化并发生于极近该沟槽的应力。5.如申请专利范围第1项的一种半导体装置,其更包含:一个形成于该装置形成区上的记忆电路;与及一个形成于该装置隔离区上并联接该记忆电路的周边电路;而且其中,该装置隔离区的宽度与相邻的该衆多电路区的宽度的比値,是在该周边电路的一个値。6. 如申请守利范围第5项的一种半导体装置,其中,在该周边电路内的该装置形成区的宽度不会大于5(。7. 如申请专利范围第1项的一种半导体装置,其中,该装置隔离区的宽度不会小于3(,而该装置形成区的宽度从0.1至1.0(。8. 如申请专利范围第7项的一种半导体装置,其中,该装置隔离区系藉由蚀刻装置隔离区上的一部份而在该半导体基底内所形成的一个沟槽,该一部份系在形成于该半导体基底表面上的片氧化物膜及形成于该片氧化物膜上的氮化物膜之中,该片氧化物膜存在于该装置隔离上,而从该半导体基底上的该片氧化物膜的位置上量测到的该沟槽的深度为0至10nm。9. 一种设计一个半导体装置的方法,其包含:量测形成于半导体基底表面上的片氧化物膜的厚度及形成于该片氧化物膜上的氮化物膜的厚度之步骤;一个量测该氮化物膜的内部应力的步骤;一个量测形成于该半导体基底上的装置形成区的宽度及相邻的装置隔离区的宽度的步骤;一个量测沟槽深度的步骤,该沟槽系藉由蚀刻在于该装置隔离区上的一部份而形成于该半导体基底的内部,该装置隔离区系在形成于该氧化物上的氮化物膜之中;使用该厚度、该宽度、该深度及该内部应力执行应力分析并得到一个导因于极近该沟槽的热氧化而发生的内部应力的估计値;一个藉由该装置形成区的宽度及该装置隔离区的宽度作为参数而准备一个设计图的步骤,该设计图代表一个商数超过1的区域,该商数系由该应力除于变位发生极限应力而得,在该极限应力时,由于热氧化,而使得变位发生;与及在设计该半导体基底时,将装置形成区的宽度値与该装置隔离的宽度値,设定成不发生变化的値之步骤。10.如申请专利范围第9项之一种设计半导体装置的方法,其中,该沟槽具有一个热氧化膜,而且,该方法更包含:使用该设计图的资料以建立下列公式的一个步骤,该公式系关于一个变位发生极限应力値,该极限应用値系导因于该装置形成区与相邻的该装置隔离区内的热氧化:其中,L/S系该比値,t@ssp系该片氧化物膜的厚度,t@ssn是该氮化物膜的厚度,而D是该沟槽的深度。11.如申请专利范围第9项之一种设计半导体装置的方法,其更包含:使用该设计图,决定该片氧化物膜的回蚀距离而不引起变位发生的步骤;与及藉由在平行该半导体基底表面的方向上的该回蚀距离而蚀刻并移去该片氧化物膜的步骤。12. 一种设计一个半导体装置的步骤,其包含:量测形成于半导体基底表面上的片氧化物膜的厚度及形成于该片氧化物膜上的氮化物膜的厚度之步骤;一个量测该氮化物膜内部应力的步骤;一个量测形成该半导体基底上的装置形成区的宽度及相邻的装置隔离区的宽度的步骤;一个量测沟槽深度的步骤,该沟槽系藉由蚀刻形成于该片氧化物膜上并存在于该装置隔离区上的氮化物膜的一部份,而形成于该半导体装置内;使用该厚度、该宽度、该深度及该内部应力,执行应力分析并得到一个导因于极近该沟槽处的热氧化而发生的内部应力估计値;藉由使用该装置形成区的宽度及该装置隔离区的宽度为参数,准备一个应力分布图,该图代表一个应力超过变位发生极限应力的区域,在该极限应力时,由于热氧化会使得变位发生;与及在设计该半导体基底时,藉由使用该应力分布图,将该装置形成区的宽度及该装置隔离区的宽度设定成不引起变位发生。13. 一种半导体制造设备,其包含:分别量测片氧化物膜厚度、氮化矽膜厚度及该氮化矽膜内部应力的工具;藉由使用该量测値、装置形成区的宽度设计値及相邻的装置隔离区的宽度设计値,来执行数値分析的算术单元;与及藉由使用该膜厚度及该宽度作为参数,来显示设计图的显示工具,该设计图代表一个内部应力超过极限値的区域,该内部应力由于选择性的氧化而发生于该装置隔离区的四周;该设备在选择性氧化之前,于移去该氮化矽膜时,决定基底沟槽形成的深度。图示简单说明:图1系LOCOS的三维形状;图2A及2B系说明视图,用以说明,在本发明的一个实施例中,当一个沟槽形成时,一个应力增加状态的分析实例;图3A及3B系说明视图,用以说明本发明的一个实施例中,依L/S尺寸而定的合成应力的分析;图4系一根据本发明之设计图;图5系本发明的一个实施例中,装置隔离步骤的剖面尺寸之剖面视图;图6系本发明的一个实施例中,装置隔离区形成时的平面视图;图7系图6之Ⅶ-Ⅶ剖面图;图8系图6的Ⅷ-Ⅷ剖面图;图9系图6的Ⅸ-Ⅸ剖面图;图10系一流程图以说明本发明的一个实施例中,决定装置形成区或装置隔离区宽度的方法;图11系说明本发明的一个实施例中,在形成一个沟槽之后,半导体装置的剖面结构;图12系一特性图,用以说明本发明的一个实施例中,片氧化膜的回移距离与接近沟槽尾端部份的最大应力之间的关系;图13系本发明的一个实施例中,在片氧化物膜回移之后,装置的剖面结构;图14系一流程图,以说明本发明的一个实施例中,在一个沟槽的形成深度被列入考虑时,决定装置形成区或装置隔离区宽度的方法;图15系一个半导体晶体结构的微影像并说明本发明的一个实施例中,形成装置隔离区的一个实施例;图16系说明在半导体记忆装置内的周边电路中的L的尺寸;图17系说明应力分析步骤的流程图;图18系一电路图以说明作为应力分析之用的黏弹性模型;图19A至19C系应力分布图;图20A及20B系设计图;图21系一流程图,以说明使用应力分析的半导体制程及设 |
