| 主权项 |
1. 一种可减少闸极和源极区间重叠区之快闪记忆单元的制造方法,包括:(a) 提供一第一型半导体基底;(b) 形成一闸极叠层于该基底上,具有侧边;(c) 形成一第二型淡掺植区于该基底内,位于该闸极叠层之一侧;(d) 形成一第二型汲极区于该基底内,位于该闸极叠层之另一侧;(e) 形成边墙间隔物于该侧边;以及(f) 形成一第二型源极区于该淡掺植区内,位于该边墙间隔物之外侧。2. 如申请专利范围第1项所述之该可减少闸极和源极区间重叠间之快闪记忆单元的制造方法,其中,该闸极叠层由下而上包括:一穿透氧化层、一浮接闸极层、一闸间介电层及一控制闸极层。3. 如申请专利范围第2项所述之该可减少闸极和源极区间重叠区之快闪记忆单元的制造方法,其中,该闸间介电层是由氮化矽物—氮化矽物—氧化矽物三层物质构成。4. 如申请专利范围第2项所述之该可减少闸极和源极区间重叠区之快闪记忆单元的制造方法,其中,该等浮接闸极层和控制闸极层是由复晶矽物所构成。5. 如申请专利范围第1项所述之该可减少闸极和源极区间重叠区之快闪记忆单元的制造方法,其中,该边墙间隔物是由氧化矽物和氮化矽物中一者所构成。6. 如申请专利范围第1项所述之该可减少闸极和源极区间重叠区之快闪记忆单元的制造方法,其中,该半导体基底是一矽晶圆。7. 如申请专利范围第1项所述之该可减少闸极和源极区间重叠区之快闪记忆单元的制造方法,其中,该半导体基底是形成于一矽晶圆内之一井区。8. 如申请专利范围第1项所述之该可减少闸极和源极区间重叠区之快闪记忆单元的制造方法,其中,该第一型是P型,该第二型是N型。图示简单说明:第1A—1D图所示为习知一快闪记忆单元的制程剖面图;以及第2A—2D图所示为根据本发明一较佳实施例的制程剖面图 |
