可实现数字滤波运算的微处理器结构及数字滤波运算方法

摘要

本发明是为了一种可实现数字滤波运算的微处理器结构及数字滤波运算方法,其主要是以一递增器/递减器及微处理器既有的累加电路及暂存器组等来提供数字信号处理的有限响应数字滤波及内积的运算,藉由该递增器/递减器的作用,于进行一笔有限响应数字滤波运算时,可自动搬移滤波器的资料,从而在进行下一笔运算时仅须将新的资料填入及设定指标地址后即可立刻进行运算,故使得微处理器能够非常有效地进行数字信号处理的运算。

主权项

1．一种可实现数字滤波运算的微处理器结构，其是对一依序储存有复数个数字滤波系数及待滤波的输入值的存储器进行有限响应数字滤波运算，其特征在于，该微处理器结构主要包括：-暂存器组，其具有第一暂存器及第二暂存器，以分别指向该存储器的一数字滤波系数及一输入值；-累加电路，其是读取该第一暂存器及第二暂存器的值所指向的数字滤波系数及输入值，采用算数逻辑单元以将该数字滤波系数及输入值相乘，并将相乘的值予以累加：以及-递增器，其是用以对该第一及第二暂存器的值进行递增运算；其中，当该累加电路进行累加运算时，该累加器所读取的输入值是予以暂存，该递增器将该第一及第二暂存器的值递增，并分别回存，且该累加器以已递增的第一及第二暂存器的值为地址而自该存储器分别读取一数字滤波系数及一输入值，并以已递增的第二暂存器的值为地址将该暂存的输入值写入该存储器中，再进行下一次的运算。