| 摘要 |
<p>본 발명은 반도체장치의 소자격리방법에 관한 것으로서, 특히, 소자격리를 위한 반도체기판의 트렌치를 매립하는 절연물질의 트렌치 상단 모서리부위를 주위 기판의 활성영역 표면과 단차를 없게하여 기생캐패시턴스에 의한 게이트유도 누설전류 (3-dimensional gate induced leakage) 등의 졍션누설전류를 크게 감소시키고, 좁은폭효과(narrow width effect)의 원인을 제거하며, 이후 형성되는 게이트산화막의 신뢰성을 향상시키도록한 트렌치(trench)를 이용한 반도체장치의 소자격리방법에 관한 것이다. 본 발명에 따른 반도체장치의 소자격리방법은 소자격리영역과 활성영역이 정의된 반도체 기판 표면에 버퍼산화막을 형성한 다음 상기 버퍼산화막 위에 질화막을 형성하고, 상기 질화막과 상기 버퍼산화막의 소정 부위를 포토리쏘그래피로 제거하여 식각마스크를 형성하는 단계와, 상기 식각마스크를 이용하여 상기 기판의 상기 소자격리영역을 소정깊이로 제거하여 트렌치를 형성하는 단계와, 상기 트렌치를 채우는 절연층을 상기 기판의 전면에 형성하는 공정과, 상기 식각마스크를 정지층으로 이용하여 상기 절연층에 화학기계적연마를 실시하여 상기 절연층을 상기 트렌치영역에만 잔류시키는 단계와, 상기 식각마스크를 제거하여 상기 기판 표면을 노출시키는 단계와, 잔류한 상기 절연층을 포함하는 상기 기판을 세정하는 단계와, 상기 잔류한 절연층을 포함하는 상기 기판표면에 흐름성이 우수한 절연물질층을 형성하는 단계와, 상기 절연물질층을 경화시킨 후 상기 기판 표면을 식각정지층으로 이용하는 비등방성식각을 상기 절연물질층에 실시하여 상기 절연층과 상기 기판 표면을 평탄화시키는 단계를 포함하는 공정으로 이루어진다.</p> |
