| 主权项 |
1. 一种具有可于记忆装置内之超清除(over-erased)记忆单元上执行校正操作的超清除位元校正结构之半导体积电路记忆装置,该校正结构包括下列组成:一具有复数记忆单元之单元矩阵(12),此矩阵中之列者形成字线(Word Line),而和该列字线交叉之行则形成位元线(Bit Line),每一个该记忆单元包括一浮动闸阵列电晶体,此电晶体的闸极与其中一该列的字线相连接,而其汲极则与其中一该行的位元线相连接,其源极则接至接地电位;列解码器装置(14),反应于列位址讯号而被活动地连接至该单元矩阵以用于选择其中之一该列字线;行解码器装置(16),反应于行位址讯号而被活动地连接至该单元矩阵以用于选择其中之一该位元线;参考外缘位元线电路装置(42),用于产生该行的位元线的参考电流;感测电路装置(20),用于比较于被选择的其中之一该行之位元线的漏电流和于APDE操作模式下与被选择的其中之一该行之位元线相配合的参考电流;此感测电路并用于产生一代表资料储存于记忆单元的逻辑讯号,当该位元线漏电流大于表示超清除记忆单元的该参考电流时,该逻辑讯号处于一高逻辑位准,而当该位元线漏电流小于表示适当地规划记忆单元的该参考电流时,该逻辑讯号处于一低逻辑位准;资料输入缓冲电路装置(26),用于比较该逻辑讯号和代表此记忆单元之资料被规划之资料讯号,以产生一位元比对讯号,当该逻辑讯号等于该资料讯号,此位元比对讯号处于一高逻辑位准;脉冲计数器装置(30),被耦合至该资料输入缓冲电路装置,用于计算供应其上之复数个规划脉冲;和该资料输入电路装置选择性地仅将某一特定之该行的位元线连接至该脉冲计数器装置,当该位元比对讯号处于低逻辑位准时,此电路规划回仅连接至某一特定之该行的位元线的超清除记忆单元。2. 如申请专利范围第1项之半导体积电路记忆装置,其中该复数个规划脉冲用来将于超清除记忆单元内阵列电晶体的负临界电压改变为正临界电压。3. 如申请专利范围第1项之半导体积体电路记忆装置,其中该感测电路装置包括感测比率电阻网路(38)可活动地接至该行的位元线,以产生相对于被选择之该行的位元线之一的漏电流之第一电阻値;参考电阻网路装置(36),可活动地接至该参考外缘位元线电路装置,以产生相对于参考电流的第二电阻値;比较器装置(34),其第一输入耦合至感测比率电阻网路装置,第二输入连接至该参考电阻网路装置,以比较行漏电流和参考电流。4. 如申请专利范围第3项之半导体积体电路记忆装置,其中该第一电阻値对该第二电阻値比率被定义为感测比率,其于APDE操作模式下被增至将近12:1以便增进记忆装置之持久性。5. 如申请专利范围第1项之半导体积体电路记忆装置,其中该参考外缘位元线电路装置包括一用于产生相对应之参考电流至每一输出线的迷你阵列。6. 如申请专利范围第5项之半导体积体电路记忆装置,其中该参考外缘位元线电路装置包括用于加倍该感测电路装置的感测比率的装置(302)。7. 如申请专利范围第1项之半导体积体电路记忆装置,更包括可反应从8个资料输入缓冲装置来的位元比对讯号的比对电路(33),以产生位元组比对讯号而此位元组比对讯号仅当所有之比对讯号处于高电位时,其才处于高电位。8. 如申请专利范围第7项之半导体积体电路记忆装置,其中该脉冲计数装置仅当表示储存于阵列中之位元组资料与被规划之位元组资料完全相配合的位元组比对讯号成为高逻辑准位时,才终止该复数个脉冲。9. 如申请专利范围第8项之半导体积体电路记忆装置,亦包括装置(28),反应该位元组比对电路而选择阵列内之下一个被规划的位元组。10. 一种具有可于记忆装置内之超清除记忆单元上执行校正操作的超清除位元校正结构之半导体积体电路记忆装置,该校正结构包括下列组成:一具有复数记忆单元之单元矩阵(12),此矩阵中之列者形成字线(Word Line),而和该列字线交叉之行则形成位元线(Bit Line),每一个该记忆单元包括一浮动闸阵列电晶体,此电晶体的闸极与其中一该列的字线相连接,而其汲极则与其中一该行的位元线相连接,其源极则接至接地电位;列解码器装置(14),反应于列位址讯号而被活动地连接至该单元矩阵以用于选择其中之一该列字线;行解码器装置(16),反应于行位址讯号而被活动地连接至该单元矩阵以用以于选择其中之一该位元线;参考外缘位元线电路装置(44),用于产生多重参考电流,而每一个相配合于其中之一该行的位元线;感测电路装置(20),用于比较于被选择的其中之一该行之位元线的漏电流和于APDE操作模式下与被选择的其中之一该行之位元线相配合的参考电流;此感测电路并用于产生一代表资料储存于记忆单元的逻辑讯号,当该位元线漏电流大于表示超清除记忆单元的该参考电流时,该逻辑讯号处于一高逻辑位准,而当该位元线漏电流小于表示适当地规划记忆单元的该参考电流时,该逻辑讯号处于一低逻辑位准;资料输入缓冲电路装置(26),用于比较该逻辑讯号和代表此记忆单元之资料被规划之资料讯号,以产生一位元比对讯号,当该逻辑讯等于该资料讯号,此位元比对讯号处于一高逻辑位准;脉冲计数器装置(30),被耦合至该资料输入缓冲电路装置,用于计算供应其上之复数个规划脉冲;和该资料输入电路装置选择性地仅将某一特定之该行的位元线连接至该脉冲计数器装置,当该位元比对讯号处低逻辑位准时,此电路规划回仅连接至某一特定之该行的位元线的超清除记忆单元。11. 如申请专利范围第10项之半导体积体电路记忆装置,其中该复数个规划脉冲用来将于超清除记忆单元内阵列电晶体的负临界电压改变为正临界电压。12. 如申请专利范围第10项之半导体积体电路记忆装置,其中该感测电路装置包括感测比率电阻网路(38),可活动地接至该行的位元线,以产生相对于选择之该行的位元线之一的漏电流之第一电阻値;参考电阻网路装置(36),可活动地接至该参考外缘位元线电路装置,以产生相对于参考电流的第二电阻値;比较器装置(34),其第一输入耦合至感测比率电阻网路装置,第二输入连接至该参考电阻网路装置,以比较行漏电流和参考电流。13. 如申请专利范围第12项之半导体积体电路记忆装置,其中该第一电阻値对该第二电阻値的比率被定义为感测比率,其于APDE操作模式下被增至将近12:1以便增进记忆装置之持久性。14. 如申请专利范围第10项之半导体积体电路记忆装,其中该参考外缘位元线电路装置包括一用于产生多重参考电流至每一输出线的迷你阵列。15. 如申请专利范围第14项之半导体积体电路记忆装置,其中该参考外缘位元线电路装置包括用于加倍该感测位元装置的感测比率的装置(302)。16. 如申请专利范围第10项之半导体积体电路记忆装置,更包括可反应从8个资料输入缓冲装置的位元比对讯号的比对电路(33),以产生位元线比对讯号而此位元组比对讯号仅当所有之比对讯号处于高电位时,其才处于高电位。17. 如申请专利范围第16项之半导体积体电路记忆装置,其中该脉冲计数装置仅当表示储存于阵列中之位元组资料与被规划之位元组资料完全相配合的位元组比对讯号变成为高逻辑准位时,才终止该复数个脉冲。18. 如申请专利范围第17项之半导体积体电路记忆装置,亦包括装置(28),反应该位元组比对电路而选择阵列内之下一个被规划的位元组。19. 一种超清除位元校正器,其功能系当快速EEPROM记忆单元之阵列执行完清除动作时,其能校正超清除记忆单元以给与增进之高持久性,该校正结构包括:感测电路装置(20),用于比较于被选择的其中之一行之位元线的漏电流和于APDE操作模式下与被选择的其中之一该行之位元线相配合的参考电流;此感测电路并用于产生一代表资料储存于记忆单元的逻辑讯号,当该位元线漏电流大于表示超清除记忆单元的该参考电流时,该逻辑讯号处于一高逻辑位准,而当该位元线漏电流小于表示适当地被规划记忆单元的该参考电流时,该逻辑讯号处于一低逻辑位准;资料输入缓冲电路装置(26),用于比较该逻辑讯号和代表此记忆单元之资料被规划之资料讯号,以产生一位元比对讯号,当该逻辑讯号等于该资料讯号,此位元比对讯号处于一高逻辑位准;脉冲计数器装置(30),被耦合至该资料输入缓冲电路装置,用于计算供应其上之复数个规划脉冲;和该资料输入电路装置选择性地仅将某一特定之该行位元线连接至该脉冲计数器装置,当该位元比对讯号处于低逻辑位准时,此电路规划回仅连接至某一特定之该行的位元线的超清除记忆单元。20. 如申请专利范围第19项之半导体积体电路记忆装置,其中该复数个规划脉冲用来将于超清除记忆单元内阵列电晶体的负临界电压改变为正临界电压。图示简单说明:第1图系显示依据本发明之原理所设计之具有改良之超清除(over-erased)位元校正结构之半导体积体电路记忆装置之方块图;第2图系显示第1图中之超清除位元校正结构之简化方块图;第3图系显示第1图中之有关外围位元线电路之详细概略电路图;第4图系显示第2图中之感测比率电阻网路之概略电路图;第5图系显示第2图中之参考电阻网路之概略电路图;第6图系显示第2图中之资料输入缓冲电路之概略电路图;和 |
