| 主权项 |
1. 一种半导体记忆装置,其特征为具备:分别复数个交互的配置,行列状的配置记忆格之记忆格阵列及列状的配置感知增幅器之感知增幅器阵列,并且将分别对应于此感知增幅器阵列的复数个第一感知增幅器驱动电路分别配置在感知增幅器阵列的端部而构成之磁心组块(CB)、及沿着此磁心组块的第一长边及第二短边而配置成L字状,并且供给前述复数个第一感知增幅器驱动电路的电力之电源电路(40)、及在前述磁心组块上方被配置成编网状,并且连接前述电源电路与前述复数个感知增幅器驱动电路之电源配线群(PSLC、PSLR)。2. 如申请专利范围第1项之半导体记忆装置,其中前述电源配线群系以复数条被配置于行方向之第一电源配线群(PSLC)、及被配置于列方向之第2电源配线群,而被构成,前述第一电源配线群与前述第2电源配线群系为相互交差,并且在于各交差位置被相互的连接之半导体记忆装置。3. 如申请专利范围第1项之半导体记忆装置,其中前述电源电路,进而沿着对向于前述第一长边的第二长边及对向于前述第一短边的第二短边而被配置,并且围绕前述磁心组块而构成之半导体记忆装置。4. 如申请专利范围第1项之半导体记忆装置,其中前述复数个第一感知增幅器驱动电路系为沿着前述磁心组块的第一及第二长边而被配成列状之半导体记忆装置。5. 如申请专利范围第2项之半导体记忆装置,其中前述磁心组块系含有被配设成与解码电路及连接于该解码电路的前述第二电源配线群平行之复数条选择线,前述第二电源配线群系用以前述复数条选择线与同一配线层而被形成之半导体记忆装置。6. 如申请专利范围第1项之半导体记忆装置,其中前述磁心组块系分别对应于前述感知增幅器阵列,且含有被配置在该感知增幅器阵列的端部之复数个第二感知增幅器驱动电路,进而在前述磁心组块上方被配置成编网状,且具备与前述复数个第二感知增幅器驱动电路连接之接地配线群之半导体记忆装置。7. 如申请专利范围第1项之半导体记忆装置,其中前述电源电路系将一端连接至从外部所被输入的电源端子,他端则被连接至前述电源配线群,并且具备以参照电位控制控制电极的MOS电晶体之半导体记忆装置。8. 如申请专利范围第7项之半导体记忆装置,其中前述参照电位系由于使用从前述MOS电晶体的前述他端所得到的电源电位作为电源的一种之参照电位产生电路而被生成之半导体记忆装置。9. 如申请专利范围第8项之半导体记忆装置,其中前述参照电位产生电路系为昇压前述渐减电位而得有前述参照电位之半导体记忆装置。10. 如申请专利范围第1.2.3.4.5.6.7.8或9项的任何项之半导体记忆装置,其中前述电源电路系为加诸于前述复数个第一感知增幅器驱动电路,而也将电力供给至其他的周边电路之半导体记忆装置。图示简单说明:第1图系为表示本发明的实施例要部之半导体记忆装置的平面图。第2图系为表示本发明的实施例要部之半导体记忆装置的平面图。第3图系为更详细的扩大后表示本发明的实施例要部之平面图。第4图系为概略的说明本发明的作用效果之平面图。第5图系为更详细的扩大后表示本发明的实施例要部之平面图。第6图系为更详细的扩大后表示本发明的实施例要部之电路图。第7图系为详细的表示本发明的实施例其他要部之电路图。第8图系为详细的表示本发明的实施例另外要部之电路图。第9图系为概略的说明本发明的其他实施例与其作用效果之平面图。第10图系为本发明实施例的半导体记忆装置之昇压电路的电路构成图。第11图系为表示第10图的昇压电路之动作特性图。第12图系为详细的表示第10图的昇压电路之电路图。第13图系为详细的表示第10图的昇压电路之电路图。第14图系为详细的表示第10图的昇压电路之电路图。第15图系为表示第12.13.14图的电路之动作说明图。第16图系为表示本发明的实施例之全体构成的平面图。第17图系为表示本发明实施例的外部电源电位供给线V@ssC@ssC的图案之平面图。第18图系为表示本发明实施例的内部电源电位供给线V@ssD@ssD的图案之平面图。第19图系为表示本发明实施例的接地电位供给配线V@ssS@ssS的图案之平面图。第20图系为本发明实施例的昇压电路供给配线V@ssP@ssP的图案之平面图。 |
