| 主权项 |
1.一种制造半导体记忆体位元线接触结构之方法,包含下列步骤:提供半导体基底;于该半导体基底表面形成多个闸极;施加第一绝缘层以覆盖该半导体基底表面及多个闸极;于该多个闸极处选择性形成多个闸极接触窗;于该第一绝缘层中选择性形成位元线接触窗,其该半导体基底连接;以及于该多个闸极接触窗及位元线接触窗中填入导电层。2.如申请专利范围第1项所述之方法,其中半导体基底包含矽。3.如申请专利范围第1项所述之方法,其中第一绝缘层包含硼磷矽玻璃(BPSG),且该方法复包含下列步骤:于施加第一绝缘层之前,施加氮化矽(SiN)层以覆盖该半导体基底表面及多个闸极。4.如申请专利范围第1项所述之方法,复包含下列步骤:于施加第一绝缘层之后,实施平坦化处理,以露出多个闸极之上表面。5.如申请专利范围第1项所述之方法,其中闸极接触窗及位元线接触窗之形成主要系利用蚀刻。6.如申请专利范围第1项所述之方法,其中导电层包含钨。7.如申请专利范围第6项所述之方法,其中在钨导电层之下系填入氮化钛/钛(TiN/Ti)。8.如申请专利范围第1项所述之方法,复包含下列步骤:于填入导电层之后,于整体结构之上表面形成预定图案之第二绝缘层,使导电层露出;于露出之导电层上形成金属层。9.如申请专利范围第8项所述之方法,其中第二绝缘层包含四乙氧基矽酸盐(TEOS)。10.如申请专利范围第8项所述之方法,其中金属层包含钨。11.如申请专利范围第10项所述之方法,其中在钨金属层之下系填入氮化钛/钛(TiN/Ti)。12.一种制造半导体记忆体位元线接触结构之方法,包含下列步骤:提供半导体基底;于该半导体基底表面形成多个闸极;施加第一绝缘层以覆盖该半导体基底表面及多个闸极;实施平坦化处理,以露出多个闸极之上表面;于该多个闸极之上表面处选择性形成多个闸极接触窗;于该第一绝缘层中选择性形成位元线接触窗,其该半导体基底连接;于该多个闸极接触窗及位元线接触窗中填入导电层;于整体结构之上表面形成预定图案之第二绝缘层,使导电层露出;以及于露出之导电层上形成金属层。13.如申请专利范围第12项所述之方法,其中半导体基底包含矽。14.如申请专利范围第12项所述之方法,其中第一绝缘层包含硼磷矽玻璃(BPSG),且该方法复包含下列步骤:于施加第一绝缘层之前,施加氮化矽(SiN)层以覆盖该半导体基底表面及多个闸极。15.如申请专利范围第12项所述之方法,其中闸极接触窗及位元线接触窗之形成主要系利用蚀刻。16.如申请专利范围第12项所述之方法,其中导电层包含钨。17.如申请专利范围第16项所述之方法,其中在钨导电层之下系填入氮化钛/钛(TiN/Ti)层。18.如申请专利范围第12项所述之方法,其中第二绝缘层包含四乙氧基矽酸盐(TEOS)。19.如申请专利范围第12项所述之方法,其中金属层包含钨。20.如申请专利范围第19项所述之方法,其中在钨金属层之下系填入氮化钛/钛(TiN/Ti)层。图式简单说明:图1a至1d系显示习知DRAM半导体记忆体制程之形成位元线接触结构各步骤之示意截面图;及图2a至2e系显示本发明方法各步骤之示意截面图。 |
