| 主权项 |
1.一种具有静电防护的薄膜电晶体的阵列基板,包 括: 一基板,具有一画素区与位于该画素区相邻的一周 边区; 多数个画素单元,配置于该些画素区内;以及 多数条扫瞄线与多数条资料线,配置于该基板之该 画素区内,且该些扫瞄线与该些资料线会与该些画 素单元电性连接,其中各扫瞄线之一端延伸至该周 边区处具有一扫瞄线接合垫,各资料线之一端延伸 至该周边区处具有一资料线接合垫; 其中,各资料线之另一端延伸至该周边区处具有一 资料线末端部,该资料线末端部并未超出最外侧的 该扫瞄线。 2.如申请专利范围第1项所述之具有静电防护的薄 膜电晶体的阵列基板,更包括多数条半导体线,分 别配置于每一资料线之下方,且每一半导体线分别 具有一半导体末端部。 3.如申请专利范围第2项所述之具有静电防护的薄 膜电晶体的阵列基板,其中该半导体末端部是位在 最外侧的该扫瞄线之上方因而未超出该扫瞄线。 4.如申请专利范围第2项所述之具有静电防护的薄 膜电晶体的阵列基板,其中该半导体线会延伸超出 最外侧的该扫瞄线。 5.如申请专利范围第4项所述之具有静电防护的薄 膜电晶体的阵列基板,更包括多数个浮置导体,分 别设置于每一半导体末端部及该基板之间。 6.如申请专利范围第5项所述之具有静电防护的薄 膜电晶体的阵列基板,其中该些浮置导体与该些扫 瞄线是同一金属层。 7.如申请专利范围第2项所述之具有静电防护的薄 膜电晶体的阵列基板,其中该半导体端部之形状包 括直线形或T字形。 8.如申请专利范围第1项所述之具有静电防护的薄 膜电晶体的阵列基板,其中各扫瞄线之另一端延伸 至该周边区处具有一扫瞄线末端部,该扫瞄线末端 部是位于最外侧的该资料线的下方因而未超出该 资料线。 9.如申请专利范围第1项所述之具有静电防护的薄 膜电晶体的阵列基板,其中各画素单元包括一薄膜 电晶体与一画素电极。 10.一种具有静电防护的薄膜电晶体的阵列基板,包 括: 一基板,具有一画素区与位于该画素区相邻的一周 边区; 多数个画素单元,配置于该些画素区内;以及 多数条扫瞄线与多数条资料线,配置于该基板之该 画素区内,且该些扫瞄线与该些资料线会与该些画 素单元电性连接,其中各扫瞄线之一端延伸至该周 边区处具有一扫瞄线接合垫,各资料线之一端延伸 至该周边区处具有一资料线接合垫; 其中,各扫瞄线之另一端延伸至该周边区处具有一 扫瞄线末端部,该扫瞄线末端部并未超出最外侧的 该资料线。 11.如申请专利范围第10项所述之具有静电防护的 薄膜电晶体的阵列基板,其中各画素单元包括一薄 膜电晶体与一画素电极。 图式简单说明: 图1绘示为一薄膜电晶体阵列基板的电路结构示意 图。 图2绘示为图1中局部区域A内之画素区的放大示意 图。 图3绘示为本发明之较佳实施例中一种薄膜电晶体 阵列基板的示意图。 图4绘示为图3中局部区域B内之画素区的放大示意 图。 图5绘示为本发明之较佳实施例另一种薄膜电晶体 阵列基板的局部放大示意图。 图6A与图6B绘示为本发明之较佳实施例又两种薄膜 电晶体阵列基板的局部放大示意图。 图7绘示为本发明之较佳实施例中又一种薄膜电晶 体阵列基板之靠进周边区的局部放大示意图。 |
