| 主权项 |
1. 一乘加处理装置能在一系统时钟内将一输入之变数X,乘以预先存在该处理装置之一系数C并加上输入値Zi,输出乘积値Zo,上述之乘加处理装置包含:一时段控制器:该控制器能接收一系统时钟信号,而将上述之系统时钟信号加速成N倍之运算时钟信号,及一相对应之载入时钟信号;一载入及移位暂存器并改良式布斯解码装置:该装置能依据上述之载入时钟信号而载入上述之输入变数X,并依据上述之运算时钟信号而在运算时钟内逐次取三个位元之变数X,算出一该运算时钟之三位元布斯演算码;一改良式布斯选择器:该选择器能接收上述之布斯演算码及上述预存之系数C,以算出一该运算时钟之暂时性部份乘积;一加法器:该加法器能接收上述之暂时性部份乘积、及布斯演算码的最高位元,经过加法运算而输出该运算时钟之部份和;和一双埠载入移位暂存器:它有两个输入,一个是Zi,一个是加法器输出之部份和,该暂存器系依据载入时钟信号来选择输入信号,并根据上述之运算时钟信来动作;上述之加法器和双埠载入移位暂存器构成一循环相加之运算;当载入时钟信号为主动时,双埠载入移位暂存器载入Zi,并将之输出给加法器,当载入时钟信号为非主动时,双埠载入移位暂存器将载入加法器输出之部份和,保留最低两位元作为最终之输出位元之后,并将其余位元以硬体拉线的方式循环输出给加法器,其效果形同留下最低两位元,并将部份和右移两位后,循环输出给加法器;加法器便在每一个运算时钟取双埠载入移位暂存器之输出、暂时性部份乘积、和布斯演算码之最高位元作相加运算,产生出该运算时钟之部份和,并将此部份和循环输入回双埠载入移位暂存器;如此,在一个系统时钟结束后,双埠载入移位暂存器即可输出乘加値。2. 如申请专利范围第1项之乘加处理装置,其中上述之载入移位暂存及改良布斯解码装置系依据表二,依照上述之运算时钟逐次处理该输入变数X的三个位元解出该运算时钟之三位元布斯演算码。3. 如申请专利范围第1项之乘加处理装置,其中上述之时段控制器所产生N倍于系统时钟的运算时钟,当输入变数X位元数为偶数时,N系为输入变数X位元数之一半;当输入变数X位元数为奇数时,N系为输入变数X位元数加1的一半。4. 如申请专利范围第1项之乘加处理装置,其中上述之载入时钟信号在一系统时钟内之第一个运算时钟前为主动,在一系统时钟内之其他运算时钟时为非主动。图示简单说明:第一图是一传统型之乘加器的方块示意图;第二图是一种传统型改良式布斯乘法器之方块示意图;第三图是本发明之一种八位元乘以八位元乘加处理器实施例;第四图是本发明之一种八位元乘以八位元乘加处理器实施 |
