| 主权项 |
1.一种在一半导体元件中成形一高介电层之方法,该方法包括:在一矽基底上成形一高介电层,其中该高介电层是由轮流沈积一氧化铪层或一氧化锆层与一三群金属氧化层所成形的一奈米薄片所组成;氮化处理其上成形该高介电层的该矽基底;以及后处理其上执行氮化处理的该矽基底。2.如申请专利范围第1项所述之方法,其中该三群金属氧化层是一氧化铝层与一氧化钇层的其中之一。3.如申请专利范围第1项所述之方法,其中该奈米薄片是由更加沈积一铪矽酸盐、一锆矽酸盐、与一铝矽酸盐的其中之一所成形。4.如申请专利范围第1项所述之方法,其中该氮化处理是使用一氮气电浆处理、在一氮气环境中的一热处理、或是在该高介电层上成形一氮层之后的一热处理所执行。5.如申请专利范围第1项所述之方法,其中该后处理是藉由对其上成形该高介电层的该矽基底,执行一氧化处理,或是对该矽基底,执行一退火所执行。6.如申请专利范围第1项所述之方法,其中在成形该高介电层之前,会在该矽基底上,先成形一臭氧界面氧化层。7.一种在一半导体元件中成形一高介电层之方法,该方法包括:在一矽基底上成形一高介电层,其中该高介电层是由轮流沈积一氧化铪层或一氧化锆层与一三群金属氧化层所成形的一奈米薄片所组成;氮化处理其上成形该高介电层的该矽基底;以及退火或氧化其上执行氮化处理的该矽基底。8.如申请专利范围第7项所述之方法,其中该三群金属氧化层是一氧化铝层与一氧化钇层的其中之一。9.如申请专利范围第7项所述之方法,其中该奈米薄片是由更加沈积一铪矽酸盐、一锆矽酸盐、与一铝矽酸盐的其中之一所成形。10.如申请专利范围第7项所述之方法,其中该氮化处理是使用一氮气电浆处理、在一氮气环境中的一热处理、或是在该高介电层上成形一氮层之后的一热处理所执行。11.如申请专利范围第7项所述之方法,其中该退火是在一惰性气体、高氢、氢、氮与氢的一混合气体、或一真空环境中所执行。12.如申请专利范围第7项所述之方法,其中该退火是在摄氏750-1100度的温度之间执行。13.如申请专利范围第7项所述之方法,其中该氧化处理是藉由将其上成形该高介电层的该矽基底湿氧化或乾氧化所执行。14.如申请专利范围第7项所述之方法,其中在成形该高介电层之前,会在该矽基底上,先成形一臭氧界面氧化层。15.一种在一半导体元件中成形一高介电层之方法,该方法包括:在一矽基底上成形一高介电层,其中该高介电层是由轮流沈积一氧化铪层或一氧化锆层与一三群金属氧化层所成形的一奈米薄片所组成;氮化处理其上成形该高介电层的该矽基底;氧化其上轨行氮化处理的该矽基底;以及退火其上执行氮化处理与氧化处理的该矽基底。16.如申请专利范围第15项所述之方法,其中该三群金属氧化层是一氧化铝层与一氧化钇层的其中之一。17.如申请专利范围第15项所述之方法,其中该奈米薄片是由更加沈积一铪矽酸盐、一锆矽酸盐、与一铝矽酸盐的其中之一所成形。18.如申请专利范围第15项所述之方法,其中该氮化处理是使用一氮气电浆处理、在一氮气环境中的一热处理、或是在该高介电层上成形一氮层之后的一热处理所执行。19.如申请专利范围第15项所述之方法,其中该氧化处理是藉由将其上成形该高介电层的该矽基底湿氧化或乾氧化所执行。20.如申请专利范围第15项所述之方法,其中该氧化处理是藉由使用臭氧、radical oxygen、与oxygen plasma的其中之一,氧化其上成形该高介电层的该矽基底所执行。21.如申请专利范围第15项所述之方法,其中该退火是在一惰性气体、高氢、氢、氮与氢的一混合气体、或一真空环境中所执行。22.如申请专利范围第15项所述之方法,其中该氧化是在摄氏700-900度的低温之下执行,而该退火是在摄氏950-1100度的高温之间执行。23.如申请专利范围第15项所述之方法,其中在成形该高介电层之前,会在该矽基底上,先成形一臭氧界面氧化层。图式简单说明:第1图系显示一个用来说明根据本发明一第一实施例,在半导体元件中成形一高介电层的方法的示意图。第2图系显示一个流程图,用来说明根据本发明在半导体元件中成形一高介电层的方法的一个后热处理的范例。第3图系显示一个流程图,用来说明根据本发明在半导体元件中成形一高介电层的方法的另一个后热处理的范例。第4图系显示一个流程图,用来说明根据本发明在半导体元件中成形一高介电层的方法的再另一个后热处理的范例。第5图系显示一个流程图,用来说明根据本发明在半导体元件中成形一高介电层的方法的再另一个后热处理的范例。第6A图和第6B图系显示根据本发明的一个RTA范例的nMOS(n通道金属氧化半导体(metal oxide semiconductor,以下简称MOS)与pMOS(p通道金属氧化半导体)的C-V曲线图。第7图系显示根据本发明的RTNOA范例与RTA范例的漏电流与等效氧化厚度(equivalent oxide thickness,以下简称EOT)的相互关系图。第8A图和第8B图系显示根据本发明的RTA范例的nMOS与pMOS的C-V曲线图。第9A图和第9B图系显示根据本发明的RTNOA范例的nMOS与pMOS的C-V曲线图。第10A图和第10B图系显示与根据本发明的RTA范例与RTNOA范例的nMOS与pMOS电场有关的Gm(跨导値(transconductance)的图形。第11A图和第11B图系显示在根据本发明的RTA范例与RTNOA范例的nMOS与pMOS的开启状态(on-state)的电流Ion与关闭状态(off-state)的电流Ioff的关系图。第12图系显示一个用来说明根据本发明一第二实施例,在半导体元件中成形一高介电层的方法的示意图。第13A图和第13B图系显示根据本发明的一个ORTNOA范例与RTNOA范例的漏电流图。第14图系显示一个用来说明根据本发明的ORTNOA范例与RTNOA范例的负偏压温度不稳定性(NBTI)的示意图。第15A图和第15B图系显示根据本发明的ORTNOA范例与RTNOA范例的C-V特性与Gm(跨导値)特性图。 |
