| 主权项 |
1.一种半导体记忆体,其特征系具备记忆晶片,和配置于前述记忆晶片的复数区库,和配置于前述记忆晶片,为执行复数位元之资料输出入的资料输出入范围,和共通设于前述复数之区库,延长于列方向,呈前述复数个之区库和前述资料输出入范围间的前述复数位元之资料路径的资料滙流排,前述各复数之区库,系具有自记忆格阵列构成,配置于前述列方向之2个小区块,配置于前述2个小区块间的感测放大器,及配置于前述记忆格阵列上的字元线,资料线,列选择线,配置于前述列方向之复数的中区块,和配置于前述列方向之2个端部中的至少一方,连接于前述列选择线之至少一个的列解码器,和配置于前述行方向之2个端部中的一方,于前述各中区块各设置一个,连接于前述字元线之复数的行解码器,和配置于前述行方向之2个端部中之另一方,于各前述中区块,各设置1个之复数个DQ缓冲器,和配置于前述行方向之2个端部中之一方,控制前述复数位元资料之读取动作和前述复数位元之资料之写入动作的格阵列控制器所构成,且前述各复数之区库,系相互独立,进行前述复数位元之资料读取动作或前述复数位元之资料写入动作地加以构成者。2.如申请专利范围第1项之半导体记忆体,其中,前述各复数之区库系具备配置于前述行方向之2个端部中之另一方的区库选择电路,前述区库选择电路系执行前述复数位元之资料读取或前述复数位元之资料之写入动作时,令前述复数之区库中之一个区库连接于前述资料滙流排,令残余之区库自前述资料滙流排切断者。3.如申请专利范围第1项之半导体记忆体,其中,前述各复数之区库系于前述行方向存在2个,于前述列方向存在2个合计存在4个者。4.如申请专利范围第1项之半导体记忆体,其中,配置于前述2个小区块间,具备延长于前述行方向之DQ线对,前述DQ线对系令前述感测放大器和前述DQ缓冲器相互连接者。5.如申请专利范围第1项之半导体记忆体,其中,配置于前述2个小区块间,具备连接于前述列选择线之列选择开关者。6.如申请专利范围第1项之半导体记忆体,其中,前述资料输出入范围系配置于前述记忆晶片之前述列方向之2个端部中之一方者。7.如申请专利范围第1项之半导体记忆体,其中,前述资料输出入范围系具有为令前述复数位元之资料同时输出入之复数资料输出入电路者。8.如申请专利范围第1项之半导体记忆体,其中,前述资料滙流排系于前述记忆晶片之中央部,延长于前述列方向,前述复数之区库系配置于前述资料滙流排之前述行方向之两侧者。9.如申请专利范围第1项之半导体记忆体,其中,前述各复数之区库具有复数之列解码器时,前述列选择线互相邻接之2个列选择线系经由各不同之列解码器加以控制者。10.如申请专利范围第1项之半导体记忆体,其中,前述行解码器系选择前述2个之小区块中之任一个,且自该选择之小区块之字元线中,选择1个字元线者。11.一种半导体记忆体,其特征系具备记忆晶片,和配置于前述记忆晶片的复数副区库所构成之主区库,和配置于前述记忆晶片,为执行复数位元之资料输出入的资料输出入范围,和共通设于构成前述复数人主区库之所有副区库中之2个以上之副区库,延长于列方向,呈前述复数之主区库之副区库和前述资料轮出入范围间的前述复数位元之资料路径的复数资料滙流排,前述各复数之副区库,系具有自记忆格阵列构成,配置于前述列方向之2个小区块,配置于前述2个小区块间的感测放大器,及配置于前述记忆格阵列上的字元线,资料线,列设置线,配置于前述列方向之复数的中区块,和配置于前述列方向之2个端部中的至少一方,连接于前述列选择线之至少一个的列解码器,和配置于上述行方向之2个端剖中的一方,于前述各中区块各设置一个,连接于前述字元线之复数的行解码器,和配置于前述行方向之2个端部中之另一方,于各前述中区块,各设置1个之复数DQ缓冲器,和配置于前述行方向之2个端部中之一方,控制前述复数位元资料之读取动作和前述复数位元之资料之写入动作的格阵列控制器所构成,且前述各复数之副区库,系相互独立,进行前述复数位元之资料读取动作或前述复数位元之资料写入动作地加以构成者。12.如申请专利范围第11项之半导体记忆体,其中,前述各复数之副区库系具备配置于前述行方向之2个端部中之另一方的区库选择电路,前述区库选择电路系执行前述复数位元之资料读取或前述复数位元之资料之写入动作时,选择构成前述复数之主区块之所有副区库中之2个以上的副区库,令此选择之副区库连接于前述资料滙流排,令未选择之副区库自前述资料滙流排切断者。13.如申请专利范围第12项之半导体记忆体,其中,于前述选择之副区块中,输出入资料系经由各不同之前述资料滙流排,来往于前述选择之副区库和前述资料输出入范围间者。14.如申请专利范围第11项之半导体记忆体,其中,配置于前述2个小区块间,具备延长于前述行方向之DQ线对,前述DQ线对系令前述感测放大器和前述DQ缓冲器相互连接者。15.如申请专利范围第11项之半导体记忆体,其中,配置于前述2个小区块间,具备连接于前述列选择线之列选择开关者。16.如申请专利范围第11项之半导体记忆体,其中,令构成前述各复数之主区库之前述复数之副区库数为n之时,前述资料输出入范围系具有令前述复数位元之资料之n倍资料,同时地加以输出入之复数资料输出入电路者。17.如申请专利范围第11项之半导体记忆体,其中,构成前述各复数之主区库之前述复数之各副区库,具有复数之列解码器时,前述列选择线中相互邻接之2个列选择线系经由各不同之列解码器加以控制者。18.如申请专利范围第11项之半导体记忆体,其中,前述行解码器系选择前述2个之小区块中之任一个,且自该选择之小区块之字元线中,选择1个字元线者。19.如申请专利范围第11项之半导体记忆体,其中,前述资料输出入范围系于前述记忆晶片之中央部,向前述行方向变长地加以配置者。20.如申请专利范围第19项之半导体记忆体,其中,前述资料滙流排系于前述资料输出入范围之前述列方向之两侧,各延长于前述列方向者。21.如申请专利范围第20项之半导体记忆体,其中,构成前述复数之主区库前述复数副区库系配置于前述资料滙流排之前述列方向之两侧者。22.如申请专利范围第21项之半导体记忆体,其中,构成前述复数之主区库之前述复数副区库系于前述行方向存在4个,于前述列方向存在2个合计存在8个者。23.如申请专利范围第11项之半导体记忆体,其中,前述资料输出入范围系配置于前述记忆晶片之前述列方向之2个端部中之一方者。24.如申请专利范围第23项之半导体记忆体,其中,前述资料滙流排系于前述资料输出入范围之前述列方向之一侧,各延长于前述列方向者。25.如申请专利范围第24项之半导体记忆体,其中,构成前述复数主区库之前述副区库,系配置于前述资料滙流排之前述行方向之两侧者。26.如申请专利范围第25项之半导体记忆体,其中,构成前述复数之主区库之前述复数副区库系于前述行方向存在4个,于前述列方向存在2个合计存在8个者。27.一种半导体记忆体,其特征系具备记忆晶片,和配置于前述记忆晶片的复数区库,和配置于前述记忆晶片,为执行复数位元之资料输出入的资料输出入范围,和共通设于前述复数之区库,延长于列方向,呈前述复数之区库和前述资料输出入范围间的前述复数位元之资料路径的资料滙流排,前述各复数之区库,系具有自记忆格阵列构成,配置于前述列方向之2个小区块,配置于前述2个小区块间的感测放大器,及配置于前述记忆格阵列上的字元线,资料线,列选择线,配置于前述列方向之复数的中区块,和配置于前述列方向之2个端部中的至少一方,连接于前述列选择线之至少一个的列解码器,和配置于前述行方向之2个端部中的一方,于前述各中区块各设置一个,连接于前述字元线之复数的行解码器,和配置于前述列方向之2个端部中之另一方之DQ缓冲器,和配置于前述行方向之2个端部中之另一方,控制前述复数位元资料之读取动作和前述复数位元之资料之写入动作的格阵列控制器所构成,且前述各复数之区库,系相互独立,进行前述复数位元之资料读取动作或前述复数位元之资料写入动作地加以构成者。28.如申请专利范围第27项之半导体记忆体,其中,前述各复数之区库,具备配置于构成各前述区块之前述2个小区块间,延长于前述行方向,连接于前述感测放大器之局部DQ线对,和与前述缓冲器连接之整体DQ线对者。29.如申请专利范围第28项之半导体记忆体,其中,更具备配置于前述局部DQ线对和前述整体DQ线对间的开关者。30.如申请专利范围第29项之半导体记忆体,其中,前述开关系由N通道型MOS电晶体所构成者。31.如申请专利范围第27项之半导体记忆体,其中,具备前述各复数区库系配置于前述列方向之2个端部中的另一方的区库选择电路,前述区库选择电路系于执行前述复数位元之资料读取动作和前述复数位元之资料写入动作时,令前述复数之区块中之一个区库连接于前述资料滙流排,令残留区库自前述资料滙流排切断者。32.如申请专利范围第27项之半导体记忆体,其中,构成前述复数之区库系于前述行方向存在2个,于前述列方向存在2个合计存在4个者。33.如申请专利范围第27项之半导体记忆体,其中,配置于前述2个小区块间,具备连接于前述选择线之列选择开关者。34.如申请专利范围第27项之半导体记忆体,其中,前述资料输出入范围系配置于前述记忆晶片之前述列方向之2个端部中之一方者。35.如申请专利范围第27项之半导体记忆体,其中,前述资料输入范围系于前述记忆晶片之中央部,延长于前述列方向者。36.如申请专利范围第27项之半导体记忆体,其中,前述资料输出入范围系具有为令前述复数位元之资料同时输出入之复数资料输出入电路者。37.如申请专利范围第27项之半导体记忆体,其中,前述资料滙流排系于前述记忆晶片之中央部,延长于前述列方向,前述复数之区库系配置于前述资料滙流排之前述行方向之两侧者。38.如申请专利范围第27项之半导体记忆体,其中,前述各复数区库具有复数位列解码器时,前述复数之列解码器系配置于前述行方向,控制前述复数之列解码器之前述列选择线之群系相互完全分割者。39.如申请专利范围第27项之半导体记忆体,其中,前述行解码器系选择前述2个之小区块中之任一个,且自该选择之小区块之字元线中,选择1个字元线者。40.如申请专利范围第27项之半导体记忆体,其中,前述至少一个列解码器系具备选择前述列选择线中1个之列选择线的机能,及选择前述列选择线中之2个以上之列选择线之机能,此2机能由控制信号加以切换者。41.一种半导体记忆体,其特征系具备记忆晶片,和配置于前述记忆晶片复数副区库所构成之主区库,和配置于前述记忆晶片,为执行复数位元之资料输出入的资料输出入范围,和共通设于构成前述复数之主区库之所有副区库中之2个以上之副区库,延长于列方向,呈前述复数之主区库之副区库和前述资料输出入范围间的前述复数位元之资料路径的复数资料滙流排,前述各复数之副区库,系具有自记忆格阵列构成,配置于前述列方向之2个小区块,配置于前述2个小区块间的感测放大器,及配置于前述记忆格阵列上的字元线,资料线,列选择线,配置于前述列方向之复数的中区块,和配置于前述列方向之2个端部中的一方,连接于前述列选择线之至少一个的列解码器,和配置于前述行方向之2个端部中的一方,于前述各中区块各设置一个,连接于前述字元线之复数的行解码器,和配置于前述列方向之2个端部中之另一方之复数DQ缓冲器,和配置于前述行方向之2个端部中之另一方,控制前述复数位元资料之读取动作和前述复数位元之资料之写入动作的格阵列控制器所构成,且前述各复数之副区库,系相互独立,进行前述复数位元之资料读取动作或前述复数位元之资料写入动作地加以构成者。42.如申请专利范围第41项之半导体记忆体,其中,各前述复数之副区库,系具备配置于构成各前述中区块之前述2个小区块间,延长于前述行方向,连接于前述感测放大器之局部DC线对,和于前述中区块,延长于前述列方向,连接前述局部DQ线对和前述DQ缓冲器之整体DQ线对者。43.如申请专利范围第42项之半导体记忆体,其中,更具备配置于前述局部线对和前述整体DQ线对间之开关者。44.如申请专利范围第43项之半导体记忆体,其中,前述关系由N通道型MOS电晶体所构成者。45.如申请专利范围第41项之半导体记忆体,其中,具备前述各复数副区库系配置于前述列方向之2个端部中的另一方的区库选择电路,前述区库选择电路系于执行前述复数位元之资料读取动作和前述复数位元之资料写入动作时,选择构成前述复数之主区块之所有副区库中之2个以上之副区库,令此选择之副区库连接于前述资料滙流排,令未选择之副区库自前述资料滙流排切断者。46.如申请专利范围第45项之半导体记忆体,其中,于前述选择之副区块中,输出入资料系经由各不同之前述资料滙流排,来往于前述选择之副区库和前述资料输出入范围间者。47.如申请专利范围第41项之半导体记忆体,其中,配置于前述2个小区块间,具备连接于前述列选择线之列选择开关者。48.如申请专利范围第41项之半导体记忆体,其中,令构成前述各复数之主区库之前述复数之副区库数为n之时,前述资料输出入范围系具有令前述复数位元之资料之n倍资料,同时地加以输出入之复数资料输出入电路者。49.如申请专利范围第41项之半导体记忆体,其中,构成前述各复数之主区库之前述复数之各副区库,具有复数之列解码器时,前述复数之列解码器系配置于行方向,控制前述复数之列解码器之前述列选择线之群系相互完全分割者。50.如申请专利范围第41项之半导体记忆体,其中,前述行解码器系选择前述2个小区块中之任一个,且自该选择之小区块之字元线中,选择1个字元线者。51.如申请专利范围第41项之半导体记忆体,其中,前述资料输出入范围系于前述记忆晶片之中央部,向前述行方向变长地加以配置者。52.如申请专利范围第51项之半导体记忆体,其中,前述资料滙流排系于前述资料输出入范围之前述列方向之两侧,各延长于前述列方向者。53.如申请专利范围第52项之半导体记忆体,其中,构成前述复数之主区库前述复数副区库系配置于前述资料滙流排之前述列方向之两侧者。54.如申请专利范围第53项之半导体记忆体,其中,构成前述复数之主区库之前述复数副区库系于前述行方向存在4个,于前述列方向存在2个合计存在8个者。55.如申请专利范围第41项之半导体记忆体,其中,前述资料输出入范围系配置于前述记忆晶片之前述列方向之2个端部中之一方者。56.如申请专利范围第55项之半导体记忆体,其中,前述资料滙流排系于前述资料输出入范围之前述列方向之一侧,各延长于前述列方向者。57.如申请专利范围第56项之半导体记忆体,其中,构成前述复数主区库之前述副区库,系配置于前述资料滙流排之排前述行方向之两侧者。58.如申请专利范围第57项之半导体记忆体,其中,构成前述复数之主区库之前述复数副区库系于前述行方向存在4个,于前述列方向存在2个合计存在8个者。59.一种半导体记忆体,其特征系具备记忆晶片,和配置于前述记忆晶片的复数副区库所构成之主区库,和配置于前述记忆晶片,为执行复数位元之资料输出入的资料输出入范围,和共通设于构成前述复数之主区库之所有副区库中之2个以上之副区库,延长于列方向,呈前述复数之主区库之副区库和前述资料输出入范围间的前述复数位元之资料路径的复数资料滙流排,前述各复数之副区库,系具有自记忆格阵列构成,配置于前述列方向之2个小区块,配置于前述2个小区块间的感测放大器,及配置于前述记忆格阵列上的字元线,资料线、列选择线,配置于前述列方向之复数的中区块,和配置于前述列方向之2个端部中的一方,连接于前述列选择线之至少一个的列解码器,和配置于前述行方向之2个端部中的一方,于前述各中区块各设置一个,连接于前述字元线之复数的行解码器,和配置于前述列方向之2个端部中之另一方之复数DQ缓冲器,和配置于前述行方向之2个端部中之另一方,控制前述复数位元资料之读取动作和前述复数位元之资料之写入动作的格阵列控器所构成,且前述复数之资料字元线系于各资料输出入范围之前述行方向之两侧,构成前述复数之主区库之前述复数副区库系配置于各资料字元线之前述列方向之两侧,前述各复数之副区库,系相互独立,进行前述复数位元之资料读取动作或前述复数位元之资料写入动作地加以构成者。60.如申请专利范围第59项之半导体记忆体,其中,各前述复数之副区库,系具备配置于构成各前述中区块之前述2个小区块间,延长于前述行方向,连接于前述感测放大器之局部DQ线对,和于前述中区块,延长于前述列方向,连接前述局部DQ线对和前述DQ缓冲器之整体DQ线对者。61.如申请专利范围第60项之半导体记忆体,其中,更具备配置于前述局部线对和前述整体DQ线对间之开关者。62.如申请专利范围第61项之半导体记忆体,其中,前述开关系由N通道型MOS电晶体所构成者。63.如申请专利范围第59项之半导体记忆体,其中,具备前述各复数副区库系配置于前述方向之2个端部中的另一方的区库选择电路,前述区库选择电路系于执行前述复数位元之资料读取动作和前述复数位元之资料写入动作时,选择构成前述复数之主区块之所有副区库中之2个以上之副区库,令此选择之副区库连接于前述资料滙流排,令未选择之副区库自前述资料字元线切断者。64.如申请专利范围第63项之半导体记忆体,其中,于前述选择之副区块中,输出入资料系经由各不同之前述资料字元线,来往于前述选择之副区库和前述资料输出入范围间者。65.如申请专利范围第59项之半导体记忆体,其中,配置于前述2个小区块间,具备连接于前述列选择线之列选择开关者。66.如申请专利范围第59项之半导体记忆体,其中,令构成前述各复数之主区库之前述复数之副区库数为n之时,前述资料输出入范围系具有令前述复数位元之资料之n倍资料,同时地加以输出入之复数资料输出入电路者。67.如申请专利范围第59项之半导体记忆体,其中,构成前述各复数之主区库之前述复数之各副区库,具有复数之列解码器时,前述复数之列解码器系配置于行方向,控制前述复数之列解码器之前述列选择线之群系相互完全分割者。68.如申请专利范围第59项之半导体记忆体,其中,前述行解码器系选择前述2个小区块中之任一个,且自该选择之小区块之字元线中,选择1个字元线者。69.如申请专利范围第59项之半导体记忆体,其中,构成前述复数之主区库之前述复数副区库系于前述行方向存在4个,于前述列方向存在2个合计存在8个者。70.如申请专利范围第59项之半导体记忆体,其中,前述各复数之主区库系同步于外部时脉,进行前述复数位元之资料读取动作和前述复数位元之资料写入动作者。71.一种测试电路,针对测试具备自复数区块构成之记忆格阵列,和于前述复数区块中至少一个之区块内的记忆格,同时入资料之区块写入手段,和将写入前述至少一个区块的资料预先保持的暂存器的半导体记忆体的测试电路中,其特征系于具备测试模式时,于前述记忆格阵列之记忆格,写入前述暂存器之资料,且为读取前述记忆格之资料之测试模式写入读取手段,和经由保持于前述暂存器之资料和前述测试模式写入读取手段,比较自前述记忆格读取之资料,根据该比较结果,判定前述半导体记忆体之良寙,输出显示该良寙结果的资料的比较手段,和将自前述比较手段输出的资料,为输出至前述半导体记忆体外部的测试用输出手段者。72.一种测试电路,针对测试具备自复数区块构成之记忆格阵列,和于前述复数区块中n个(n为2以上之自然数)之区块内的记忆格,同时写入n位元之资料之区块写入手段,和将写入前述n个区块的上述n位元资料预先保持的暂存器的半导体记忆体的测试电路中,其特征系于具备测试模式时,于前述记忆格阵列之记忆格,同时写入保持于前述暂存器之前述n位元资料,且为读取前述记忆格之前述n位元资料之测试模式写入读取手段,和经由保持于前述暂存器之前述n位元之资料和前述测试模式写入读取手段,比较自前述记忆格读取之前述n位元资料,根据该比较结果,判定前述半导体记忆体之良寙,输出显示该良寙结果的1位元资料的比较手段,和将自前述比较手段输出的前述1位元资料,为输出至前述半导体记忆体外部的测试用输出手段者。73.如申请专利范围第72项之测试电路,其中,具备保持显示前述比较手段之前述比较结果的n位元资料的闩锁手段,和于前述良寙之结果为不良之时,令前述闩锁手段之n位元之资料顺序供予前述测试用输出电路的切换手段者。74.如申请专利范围第72项之测试电路,其中,前述半导体记忆体系同时进行n位元之资料之输出入的n位元型半导体记忆体,前述半导体记忆体系于通常动作模式,具有使用之n个输出垫片,前述测试用输出电路系连接于前述n个输出垫片中之一个输出垫片者。75.一种资料传送系统,其特征系具有延长于列方向被配置之复数区块,各区块系自配置呈矩阵状之复数开关所构成之开关阵列,和邻接于前述开关阵列之行方向之端部加以配置,选择前述开关阵列之行的行解码器,和邻接于前述开关阵列之列方向之端部加以配置,延长于前述行方向之局部DQ线,和连接于前述开关阵列之复数开关,令资料引导至前述局部DQ线的资料线所构成,且具有于前述复数区块上,延长于前述列方向加以配置,一端连接于前述局部DQ线的整体DQ线,和邻接于前述复数之区块之前述列方向之端部加以配置,选择前述复数之区块之前述开关阵列之列的列解码器,和邻接于前述复数之区块之前述列方向之端部加以配置,连接于前述整体DQ线之另一端,执行资料输出入的资料输出入电路者。76.如申请专利范围第75项之资料传送系统,其中,具备配置于前述开关阵列上之列选择开关者。77.如申请专利范围第75项之资料传送系统,其中,具备连接于前述开关阵列之端部加以配置之列选择开关,前述列选择开关系连接于前述列选择线者。78.如申请专利范围第75项之资料传送系统,其中,具备连接于前述开关阵列之端部加以配置之暂存器,前述暂存器系连接于前述资料线和前述局部DQ线间者。79.如申请专利范围第75项之资料传送系统,其中,前述资料输出入电路系同时进行复数位元之资料之输出入者。80.一种记忆系统,其特征系具备记忆晶片,和配置于前述记忆晶片的复数区库,和配置于前述记忆晶片,同步于时脉信号,为执行复数位元之资料输出入的资料输出入范围,和共通设于前述复数之区库,延长于列方向,呈前述复数之区库和前述资料输出入范围间的前述复数位元之资料路径的资料字元线,和产生前述时脉信号之CPU晶片,和令前述记忆晶片和前述CPU晶片相互连接之I/O滙流排,前述各复数之区库,系具有自记忆晶格阵列构成,配置于前述列方向之2个小区块,配置于前述2个小区块间的感测放大器,及配置于前述记忆格阵列上的字元线,资料线,列选择线,配置于前述列方向之复数的中区块,和配置于前述列方向之2个端部中的至少一方,连接于前述列选择线之至少一个的列解码器,和配置于前述行方向之2个端部中的一方,于前述各中区块各设置一个,连接于前述字元线之复数的行解码器,和配置于前述行方向之2个端部中之另一方,于各前述中区块,各设置1个之复数DQ缓冲器,和配置于前述行方向之2个端部中之一方,控制前述复数位元资料之读取动作和前述复数位元之资料之写入动作的格阵列控制器所构成,且前述各复数之区库,系相互独立,进行前述复数位元之资料读取动作或前述复数位元之资料写入动作地加以构成者。81.一种记忆系统,其特征系具备记忆晶片,和配置于前述记忆晶片的复数副区库所构成之主区库,和配置于前述记忆晶片,同步于时脉信号,为执行复数位元之资料输出入的资料输出入范围,和共通设于构成前述复数之主区库之所有副区库中之2个以上之副区库,延长于列方向,呈前述复数之主区库之副区库和前述资料输出入范围间的前述复数位元之资料路径的复数资料滙流排,和产生前述时脉信号之CPU晶片,和令前述记忆晶片和前述CPU晶片相互连接之I/O滙流排,前述各复数之副区库,系具有自记忆格阵列构成,配置于前述列方向之2个小区块,配置于前述2个小区块间的感测放大器,及配置于前述记忆格阵列上的字元线,资料线,列选择线,配置于前述列方向之复数的中区块,和配置于前述列方向之2个端部中的至少一方,连接于前述列选择线之至少一个的列解码器,和配置于前述行方向之2个端部中的一方,于前述各中区块各设置一个,连接于前述字元线之复数的行解码器,和配置于前述行方向之2个端部中之另一方,于各前述中区块,各设置1个之复数DQ缓冲器,和配置于前述行方向之2个端部中之一方,控制前述复数位元资料之读取动成和前述复数位元之资料之写入动作的格阵列控制器所构成,且前述各复数之副区库,系相互独立,进行前述复数位元之资料读取动作或前述复数位元之资料写入动作地加以构成者。82.一种记忆系统,其特征系具备记忆晶片,和配置于前述记忆晶片的复数区库,和配置于前述记忆晶片,同步于时脉信号,为执行复数位元之资料输出入的资料输出入范围,和共通设于前述复数之区库,延长于列方向,呈前述复数之区库和前述资料输出入范围间的前述复数位元之资料路径的资料滙流排,和产生前述时脉信号之CPU晶片,和令前述记忆晶片和前述CPU晶片相互连接之I/O滙流排,前述各复数之区库,系具有自记忆格阵列构成,配置于前述列方向之2个小区块,配置于前述2个小区块间的感测放大器,及配置于前述记忆格阵列上的字元线,资料线,列选择线,配置于前述列方向之复数的中区块,和配置于前述列方向之2个端部中的至少一方,连接于前述列选择线之至少一个的列解码器,和配置于前述行方向之2个端部中的一方,于前述各中区块各设置一个,连接于前述字元线之复数的行解码器,和配置于前述列方向之2个端部中之另一方之DQ缓冲器,和配置于前述行方向之2个端部中之另一方,控制前述复数位元资料之读取动作和前述复数位元之资料之写入动作的格阵列控制器所构成,且前述各复数之区库,系相互独立,进行前述复数位元之资料读取动作或前述复数位元之资料写入动作地加以构成者。83.一种记忆系统,其特征系具备记忆晶片,和配置于前述记忆晶片的复数副区库所构成之主区库,和配置于前述记忆晶片,同步于时脉信号,为执行复数位元之资料输出入的资料输出入范围,和共通设于构成前述复数之主区库之所有副区库中之2个以上之副区库,延长于列方向,呈前述复数之主区库之副区库和前述资料输出入范围间的前述复数位元之资料路径的复数资料滙流排,和产生前述时脉信号之CPU晶片,和今前述记忆晶片和前述CPU晶片相互连接之I/O滙流排,前述各复数之副区库,系具有自记忆格阵列构成,配置于前述列方向之2个小区块,配置于前述2个小区块间的感测放大器,及配置于前述记忆格阵列上的字元线,资料,列选择线,配置于前述列方向之复数的中区块,和配置于前述列方向之2个端部中的一方,连接于前述列选择线之至少一个的列解码器,和配置于前述行方向之2个端部中的一方,于前述各中区块各设置一个,连接于前述字元线之复数的行解码器,和配置于前述列方向之2个端部中之另一方之复数DQ缓冲器,和配置于前述行方向之2个端部中之另一方,控制前述复数位元资料之读取动作和前述复数位元之资料之写入动作的格阵列控制器所构成,且前述各复数之副区库,系相互独立,进行前述复数位元之资料读取动作或前述复数位元之资料写入动作地加以构成者。84.一种记忆系统,其特征系具备记忆晶片,和配置于前述记忆晶片的复数副区库所构成之主区库,和配置于前述记忆晶片,同步于时脉信号,为执行复数位元之资料输出入的资料输出入范围,和共通设于构成前述复数之主区库之所有副区库中之2个以上之副区库,延长于列方向,呈前述复数之主区库之副区库和前述资料输出入范围间的前述复数位元之资料路径的复数资料滙流排,和产生前述时脉信号之CPU晶片,和令前述记忆晶片和前述CPU晶片相互连接之I/O滙流排,前述各复数之副区库,系具有自记忆格阵列构成,配置于前述列方向之2个小区块,配置于前述2个小区块间的感测放大器,及配置于前述记忆格阵列上的字元线,资料线,列选择线,配置于前述列方向之复数的中区块,和配置于前述列方向之2个端部中的一方,连接于前述列选择线之至少一个的列解码器,和配置于前述行方向之2个端部中的一方,于前述各中区块各设置一个,连接于前述字元线之复数的行解码器,和配置于前述列方向之2个端部中之另一方之复数DQ缓冲器,和配置于前述行方向之2个端部中之另一方,控制前述复数位元资料之读取动作和前述复数位元之资料之写入动作的格阵列控制器所构成,且前述复数之资料滙流排系于各资料输出入范围之前述行方向之两侧,构成前述复数之主区库之前述复数副区库系配置于各资料滙流排之前述列方向之两侧,前述各复数之副区库,系相互独立,进行前述复数位元之资料读取动作或前述复数位元之资料写入动作地加以构成者。图示简单说明:图一显示本发明之第1参考例之半导体记忆体之晶片布局图。图二详细显示图一之区库内之晶片布局。图三显示本发明之第2参考例之半导体记忆体之晶片布局图。图四详细显示图三之区库内之晶片布局。图五简略显示图一之晶片布局图。图六显示图一之第1参考例之变形例之晶片布局图。图七详细显示图六之晶片布局图。图八显示图一之第1参考例之变形例之晶片布局图。图九详细显示图八之晶片布局图。图十显示本发明之第1实施例之半导体记忆体之晶片布局图。图十一详细显示图十之区库内之晶片布局图。图十二显示图十一之开关构成之一例图。图十三显示列解码器之构成例图。图十四显示区库选择电路之构成例图。图十五显示资料输出入电路构成例图。图十六显示测试电路之构成之主要部图。图十七显示详细图十六之测试电路之构成图。图十八显示测试用切换电路之构成例图。图十九显示测试模式时之信号波形图。图二十显示测试模式时之信号波形图。图二一显示本发明之第2实施例之半导体记忆体之晶片布局图。图二二概略显示图十之晶片布局图。图二三显示图二二之晶片布局之第1变形例图。图二四概略显示图二三之晶片布局图。图二五显示图二一之晶片布局之第1变形例图。图二六显示图二二之晶片布局之第2变形例图。图二七详细显示图二六之晶片布局图。图二八显示图二一之晶片布局之第2变形例图。图二九显示图二二之晶片布局之第3变形例图。图三十显示图二九之晶片布局之第3变例例图。图三一显示图二一之晶片布局之第3变形例图。图三二显示图二二之晶片布局之第4变形例图。图三三详细显示图三二之晶片布局图。图三四显示图二一之晶片布局之第4变形例图。图三五显示本发明之资料传送系统图。图三六显示本发明之记忆体系统。图三七显示以往之半导体记忆体之晶片布局图。 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