| 主权项 |
1.一种半导体记忆体装置,包括:多条位元线(BL0至BL7以及/BL0至/BL7);第一感测放大器(60),其中每一放大器连接至其所对应之该等位元线(BL0至BL7以及/BL0至/BL7)其中之一;一与该等位元线(BL0至BL7以及/BL0至/BL7)成平行布设之第一资料滙流排(24)并经由一闸连接至该等位元线(BL0至BL7以及/BL0至/BL7)其中之一及其所对应之一该等第一感测放大器(60);以及与该等位元线(BL0至BL7以及/BL0至/BL7)成垂直布设之行选择线(22),用以打开至少一个该等闸以将该第一资料滙流排(24)连接至该等位元线(BL0至BL7以及/BL0至/BL7)其中之一。2.依据申请专利范围第1项所述之半导体记忆体装置,更进一步包括:排列成列与行之多个单元格区块(18),其单元格连接至该等位元线(BL0至BL7以及/BL0至/BL7),而该等行则是与该等位元线(BL0至BL7以及/BL0至/BL7)相同之方向延伸;与该等单元格区块(18)之该等行有关之全域行选择线(20),与该等位元线(BL0至BL7以及/BL0至/BL7)成平行布设;与该等单元格区块(18)之该等列有关之区块选择线(23),与该等位元线(BL0至BL7以及/BL0至/BL7)成垂直布设;以及为该等区块选择线(23)所控制之连接单元(21),用以连接该等全域行选择线(20)与该等行选择线(22),其中该等第一感测放大器(60)是沿着该等单元格区块(18)之该等列之方向排列,而该等行选择线(22)则是沿着该等单元格区块(18)之该等列之方向延伸。3.依据申请专利范围第2项所述之半导体记忆体装置,其中该等连接单元(21)根据该等全域行选择线(22)上之信号以及该等区块选择线(23)上之信号,选择该等行选择线(22)其中之一。4.依据申请专利范围第1项所述之半导体记忆体装置,更进一步包括用于驱动该等第一感测放大器(60)之感测放大器驱动器(64-1至64-8),每一感测放大器驱动器(64-1至64-8)对应于一第一感测放大器(60)。5.依据申请专利范围第1项所述之半导体记忆体装置,更进一步包括用于驱动该等第一感测放大器(60)之感测放大器驱动器(64-A,64-B),每一感测放大器驱动器(64-A,64-B)对应于一对该第一资料滙流排(24)。6.依据申请专利范围第1项所述之半导体记忆体装置,更进一步包括用于驱动该等第一感测放大器(60)之感测放大器驱动器(64-1至64-8),每一感测放大器驱动器(64-1,64-8)对应于一行冗余单元。7.依据申请专利范围第1项所述之半导体记忆体装置,更进一步包括电源线(SH1,SH2,SH3),用于在该第一资料滙流排(24)之对与对之间做屏蔽,该等电源线(SH1,SH2,SH3)系平行于该第一资料滙流排(24)布设。8.依据申请专利范围第2项所述之半导体记忆体装置,更进一步包括:连接至该第一资料滙流排(24)之第二感测放大器(13-1至13-64);一第二资料滙流排(15,15A),经由该等第二感测放大器(13-1至13-64)连接至该第一资料滙流排(24);以及一解码器(130),选择驱动该等第二感测放大器(13-1至13-64),以选择至少该等单元格区块(18)之一该等行。9.依据申请专利范围第8项所述之半导体记忆体装置,其中经由该第一资料滙流排(24)传输之信号,其振幅小于该等信号所容许之最大振幅。10.依据申请专利范围第8项所述之半导体记忆体装置,其中经由该第二资料滙流排(15,15A)传输之信号,其振幅小于该等信号所容许之最大振幅。11.依据申请专利范围第8项所述之半导体记忆体装置,其中该第二资料滙流排(15,15A)包括:一用于资料读取目的之读取用途资料滙流排(15A-1);以及一用于资料写入目的之写入用途资料滙流排(15A-2),该写入用途资料滙流排(15A-2)与该读取用途资料滙流排(15A-1)不相同。12.一种执行记忆库交错操作之半导体记忆体装置,包括:多条位元线(BL0至BL7以及/BL0至/BL7);第一感测放大器(60),其中每一放大器连接至其所对应之该等位元线(BL0至BL7以及/BL0至/BL7)其中之一;一与该等位元线(BL0至BL7以及/BL0至/BL7)成平行布设之第一资料滙流排(24)并经由一闸连接至该等位元线(BL0至BL7以及/BL0至/BL7)其中之一及其所对应之一该等第一感测放大器(60);以及与该等位元线(BL0至BL7以及/BL0至/BL7)成垂直布设之行选择线(22),用以打开至少一个该等闸以将该第一资料滙流排(24)连接至该等位元线(BL0至BL7以及/BL0至/BL7)其中之一。13.依据申请专利范围第12项所述之半导体记忆体装置,更进一步包括:排列成列与行之多个单元格区块(18),其单元格连接至该等位元线(BL0至BL7以及/BL0至/BL7),而该等行则是与该等位元线(BL0至BL7以及/BL0至/BL7)相同之方向延伸;与该等单元格区块(18)之该等行有关之全域行选择线(20),与该等位元线(BL0至BL7以及/BL0至/BL7)成平行布设;与该等单元格区块(18)之该等列有关之区块选择线(23),与该等位元线(BL0至BL7以及/BL0至/BL7)成垂直布设;以及为该等区块选择线(23)所控制之连接单元(21),用以连接该等全域行选择线(20)与该等行选择线(22),其中该等第一感测放大器(60)是沿着该等单元格区块(18)之该等列之方向排列,而该等行选择线(22)则是沿着该等单元格区块(18)之该等列之方向延伸。14.依据申请专利范围第13项所述之半导体记忆体装置,更进一步包括一个列解码器(11),连续选择该等区块选择线(23)其中之一,以产生该记忆库交错操作并以该等单元格区块(18)作为记忆库,其中该等连接单元(21)将该等全域行选择线(20)连接至该等对应于一该等区块选择线(23)之行选择线(22)。15.依据申请专利范围第1项所述之半导体记忆体装置,其中该第一资料滙流排(24)延伸过单元格区块区域,在单元格区块区域内安置有连接至该等位元线(BL0至BL7以及/BL0至/BL7)之记忆体格。16.依据申请专利范围第2项所述之半导体记忆体装置,其中该等全域行选择线(20)安置在该等单元格区块(18)之行与行之间。图示简单说明:第一图显示熟知技艺DRAM中之一记忆体核心及其周边电路之构造。第二图显示依据本发明原理之DRAM中一记忆体核心及其周边电路之构造。第三图显示第二图中依据本发明之DRAM之整体构造;第四图系一实施例,显示第二图所示之一全域行选择线,一列区块选择单元,一行选择线,以及一列区块选择线。第五图系一实施例之电路图,显示第四图中位于一感测放大器区域内之感测放大器,行选择线,以及一第一资料滙流排;第六图系一实施例之电路图,显示一位于感测放大器区域内之感测放大器,一资料传输缓冲器之感测放大器,一第二资料滙流排,一输入/输出闩锁器,以及其它相关部份。第七A至七J图系时序图,显示在资料读取动作过程中,资料从位元线传送至第二资料滙流排之时序;第八A至八I图系时序图,显示在资料写入动作过程中,资料从位元线传送至第二资料滙流排之时序;第九图系一电路图,其中对每一行冗余单元均提供一用于驱动感测放大器之驱动电晶体;第十图系一电路图,显示当提供二种类型之第二资料滙流排时之位于感测放大器区域内之感测放大器,位于资料传输缓冲器内之感测放大器,第二资料滙流排,输入/输出闩锁器,以及其它相关电路;以及第十一A至十一Z以及十一a至十一g图系时序图,用于说明依据本发明之第二图DRAM,以记忆库交错操作时之高速资料读取动作过程。 |
