| 主权项 |
1.一种静态随机存取半导体记忆装置,包括一具有第一导电型态驱动元件及第二导电型态薄膜电晶体(TFT)的负载单元并以栓锁电路型式形成于一半导体基体内的的阵列区域,一与该单元阵列区域相关之周边电路区域用以形成连接一电源线与一金属线的电流路径,以及一元件区域隔离层用以隔离该单元阵列区域,其中该周边电路区域更包括:一第二导电型态主动区域,被该半导体基体内之该元件区域隔离层离层;一第一隔离层,沉积于该第二导电型态主动区域;一第一接触洞,穿透该第一隔离层至该主动区域之表面;一闸极隔离层沉积于该第一隔离层之一表面;一第二接触洞,穿透该闸极隔离层至该第一接触洞内之主动区域之表面,该第二接触洞比该第一接触洞小,该电源线沉积于该闸极隔离层之一部份并经由该第二接触洞延伸至该主动区域之表面;一第二隔离层,沉积于包括该电源线与该闸极隔离层之基体之全部表面上;以及一第三接触洞,穿透该第二隔离层,闸极隔离层及第一隔离层以便接收该金属线而接触该主动区域,藉此传输一输入至该金属线之外部电源至该电源线。2.如申请专利范围第1项之静态随机存取半导体记忆装置,其中该电源线是以与该第二导电型态TFTs的TFT通道层相同的复晶(polycrystalline)制成,该第二导电型态TFT通道层的厚度小于100nm。3.如申请专利范围第1项之静态随机存取半导体记忆装置,其中该电源线是以与该第二导电型态TFTs的TFT通道层相同的非结晶性复晶矽制成,该第二导电型态TFT通道层的厚度小于100nm。4.如申请专利范围第1项之静态随机存取半导体记忆装置,其中该第二接触洞与用以接触一该第二导电型态TFTs之闸极与另一第二导电型态TFTs之汲极用的接触洞同时形成。5.如申请专利范围第1项之静态随机存取半导体记忆装置,其中该闸极隔离层系以与TFT闸极隔离层之相同层的一氧化层所制成。6.如申请专利范围第1项之静态随机存取半导体记忆装置,其中该主动层系第二导电型态。7.如申请专利范围第1项之静态随机存取半导体记忆装置,其中该第二导电型态系P型。8.一种于包括一具有第一导电型态驱动元件及第二导电型态薄膜电晶体(TFT)的负载单元并以栓锁电路型式形成于一半导体基体内的阵列区域,一与该单元阵列区域相关之周边电路区域用以形成连接一电源电压线与一金属线的电流路径,以及一元件区域隔离层用该单元阵列区域的静态随机存取半导体记忆装置中,用以形成该周边电路区域之方法包括下列步骤:藉由植入离子至该半导体基体内被该元件区域隔离层隔离的部份形成一第二导电型态的主动区域;形成一第一隔离层至基体之全部表面藉由过度蚀刻至该第二导电型态主动区域之一部份以形成一第一接触洞;于该第一隔离层之全剖表面上延伸该单元阵列之一闸极隔离层藉由蚀刻沉积于该第一接触洞内之该闸极隔离层之部份以形成小于该第一接触洞之一第二接触洞;沉积该电源线至该第二接触洞内以便使该电源线接触该第二型态主动区域;形成一第二隔离层于该电源线及闸极层之上藉由依序蚀刻该第二隔离层,闸极隔离层及第一隔离层以形成接近该第一接触洞之一第三接触洞以显露该第二导电型态主动区域;以及沉积该金属至该第三接触洞内。9.如申请专利范围第8项之方法,其中该闸极隔离层及电源线从该单元阵列区域延伸。10.如申请专利范围第8项之方法,其中该电源线是藉由延伸该第二导电型态TFT的TFT通道层而形成,该第二导电型态通道层以厚度小于100nm之复晶(polycrystalline)制成。11.如申请专利范围第8项之方法,其中该电源线是藉由延伸该第二导电型态TFT的TFT通道层而形成,该第二导电型态通道层以厚度小于100nm之非结晶性复晶矽制成。12.如申请专利范围第8项之方法,其中该第二接触洞与用以接触一该第二导电型态TFTs之闸极与另一第二导电型态TFTs之汲极用的接触洞同时形成。13.如申请专利范围第8项之方法,其中该闸极隔离层系藉由延伸该第二导电型态TFT之闸极隔离层而形成。14.一种于包括一具有第一导电型态驱动元件及第二导电型态薄膜电晶体(TFT)的负载单元并以栓锁电路型式形成于一半导体基体内的的阵列区域,一与该单元阵列区域相关之周边电路区域用以形成连接一电源线与一金属线的电流路径,以及一元件区域隔离层用以隔离该单元阵列区域的静态随机存取半导体记忆装置中,用以形成该周边电路区域之方法包括下列步骤:藉由植入离子至该半导体基体内被该元件区域隔离层隔离的部份形成一第二导电型态的主动区域;形成一第一隔离层至基体之全部表面藉由过度蚀刻至该第二导电型态主动区域之一部份以形成一第一接触洞;于该第一隔离层之全部表面上延伸该单元阵列之一闸极隔离层藉由蚀刻沉积于该第一接触洞内之该闸极隔离层之部份以形成小于该第一接触洞之一第二接触洞;沉积该电源线至该第二接触洞内以便使该电源线接触该第二型态主动区域;形成一第二隔离层于该电源线及闸极层之上藉由依序蚀刻该第二隔离层,闸极隔离层及第一隔离层以形成一第三接触洞;以及沉积该金属线至该第三接触洞内。15.如申请专利范围第14项之方法,其中该闸极隔离层及电源线从该单元阵列区域延伸。16.如申请专利范围第14项之方法,其中该电源线是藉由延伸该第二导电型态TFT的TFT通道层而形成,该第二导电型态通道层以厚度小于100nm的复晶(polycrystalline)制成。17.如申请专利范围第14项之方法,其中该电源线是藉由延伸该第二导电型态TFT的TFT通道层而形成,该第二导电型态通道层以厚度小于100nm的非结晶性复晶矽制成。18.如申请专利范围第14项之方法,其中该第二接触洞与用以接触一该第二导电型态TFTs之闸极与另一第二导电型态TFTs之汲极用的接触洞同时形成。19.一种静态随机存取半导体记忆装置,包括一具有第一导电型态驱动元件及第二导电型态薄膜电晶体(TFT)的负载单元并以栓锁电路型式形成于一半导体基体内的阵列区域,一与该单元阵列区域相关之周边电路区域用以形成连接一电源电压线与一金属线的电流路径,以及一元件区域隔离层用以隔离该单元阵列区域,其中该周边电路区域更包括:一第二导电型态主动区域,被该半导体基体内之该元件区域隔离层隔离;一第一隔离层,沉积于该第二导电型态主动区域;一第一接触洞,穿透该第一隔离层至该主动区域之表面;一闸极隔离层沉积于该等一隔离层之一表面;一第二接触洞,穿透该闸极隔离层至该第一接触洞内之主动区域之表面,该第二接触洞比该第一接触洞小,该电源线沉积于该闸极隔离层上并经由该第二接触洞延伸至该主动区域之表面;一第二隔离层,沉积于包括该电源线与该闸极隔离层之基体之全部表面上;以及一第三接触洞穿透该第二隔离层及该第二接触洞中之电源线以便接收该金属线接触该主动区域,该第三接触洞比该第二接触洞小,藉此传输输入该金属线之一外部电压至该电源线。20.如申请专利范围第19项之静态随机存取半导体记忆装置,其中该电源线是以与该第二导电型态TFTs的TFT通道层相同的复晶(polycrystalline)制成,该第二导电型态TFT通道层的厚度小于100nm。21.如申请专利范围第19项之静态随机存取半导体记忆装置,其中该电源线是以与制成该第二导电型态TFTs的TFT通道层相同的非结晶性复晶矽制成,该第二导电型态TFT通道层的厚度小于100nm。22.如申请专利范围第19项之静态随机存取半导体记忆装置,其中该第二接触洞与用以接触一该第二导电型态TFTs之闸极与另一第二导电型态TFTs之汲极用的接触洞同时形成。23.如申请专利范围第19项之静态随机存取半导体记忆装置,其中该闸极隔离层系以与TFT闸极隔离层之相同层的一氧化层所制成。24.如申请专利范围第19项之静态随机存取半导体记忆装置,其中该主动层系第二导电型态。25.如申请专利范围第19项之静态随机存取半导体记忆装置,其中该第二导电型态系P型。图示简单说明:图一系习知CMOS型态静态随机存取半导体记忆装置之结构。图二系习知CMOS型态静态随机存取半导体记忆装置之记忆单元阵列(100)及周边电路区域(200)之平面图;图三系沿图二线3-3'的截面图;图四系解决图二装置之问题的另一习知CMOS型态静态随机存取半导体记忆装置之记忆单元阵列(100)及周边电路区域(200)之平面图;图五系沿图四线5-5'的截面图;图六系本发明较佳协议CMOS型态静态随机存取半导体记忆装置之记忆单元阵列(100)及周边电路区域(200)之平面图;图七a-七d系沿图六之线7d-7d'之截面图,用以表示本发明一较佳实施例之半导体记忆装置中连接电源线与金属线之流程;图八系图六记忆单元阵列区域(100)之截面图;以及图九系本发明另一实施例之截面图 |
