| 主权项 |
1.一种具有较邻近表面更高之局部表面的积体电路结构之平坦化方法,此方法包括:(a)沈积一平顺的绝缘层在该结构上;(b)形成一介电层在该绝缘层上;(c)形成一平坦化材料层在该绝缘层及该介电层上;(d)对该平坦化材料层、介电层及绝缘层局部蚀刻,以使该平顺之绝缘层平坦。2.如申请专利范围第1项所述之方法,其中沈积该平顺之绝缘层包括:为以一电子回旋加速共振电浆沈积法所沈积形成之氧化矽绝缘层。3.如申请专利范围第1项所述之方法,其中该平顺之绝缘层为以一电子回旋加速共振电浆沈积所形成,并具有一约在14,000-20,000A之厚度范围。4.如申请专利范围第1项所述之方法,其中该沈积该平顺之绝缘层包括:沈积该为以四乙氧矽甲烷在氧气及臭氧环境及约400℃温度下所分解形成之氧化矽绝缘层。5.如申请专利范围第1项所述之方法,其中该绝缘层为以氧气及臭氧下分解四乙氧矽烷所形成,具有一厚度约在7000-10,000A范围者。6.如申请专利范围第1项所述之方法,其中该介电层为以氮化矽形成。7.如申请专利范围第1项所述之方法,其中该介电层包括形成该为由氮化矽组成之介电层,为使用一低压化学气相沈积法所形成。8.如申请专利范围第1项所述之方法,其中该介电层包括形成该为由氮化矽组成之介电层,为使用一电浆强化化学气相沈积法所形成。9.如申请专利范围第1项所述之方法,其中该介电层有一厚度约在7000-9000A范围之厚度。10.如申请专利范围第1项所述之方法,其中该平坦化材料层为以旋施玻璃所形成者。11.如申请专利范围第1项所述之方法,其中该平坦化材料层有一约在5000-6000A范围之厚度。12.如申请专利范围第1项所述之方法,其中该平坦化材料层、介电层及绝缘层之蚀刻,为使用SF6及氯气气体实施。13.如申请专利范围第1项所述之方法,其中该平坦化材料层、介电层及绝缘层之蚀刻,为使用约1:40-1:5比例之SF6及氯气气体实施,因而使得平坦化材料层、介电层及绝缘层之蚀刻率约呈相同者。14.如申请专利范围第1项所述之方法,其中该平坦化材料层、介电层及绝缘层为以SF6及氯气气体及以一两阶段蚀刻实施,第一步骤为以一约在5:200比例之SF6及氯气进行及在该平坦化材料层为被去除后即停止蚀刻,第二步骤为以约在10:200比例之SF6及氯气施行,以使平坦化材料层、介电层及该平顺之绝缘层的蚀刻率约相同者。15.如申请专利范围第1项所述之方法,其中该结构之局部表面包括有金属线。16.一种具有较邻近表面更高之局部表面的积体电路结构之平坦化方法,此方法包括:(a)沈积一氧化矽之平顺的绝缘层在该结构上;(b)形成一氮化矽之介电层在该绝缘层上;(c)形成一旋施玻璃之平坦化材料层在该绝缘层及该介电层上;及(d)使用一含氟气体对该平坦化材料层、介电层及绝缘层局部蚀刻,以使该积体电路结构平坦。17.如申请专利范围第16项所述之方法,其中沈积该绝缘层包括:为以一电子回旋加速共振电浆沈积法沈积形成之氧化矽绝缘层。18.如申请专利范围第16项所述之方法,其中该绝缘层有一厚度约15,000-17,000 A范围者。19.如申请专利范围第16项所述之方法,其中该沈积该绝缘层包括:沈积该氧化矽之绝缘层,为以四乙氧矽甲烷在氧气及臭氧环境下及约400℃温度下所分解生成。20.如申请专利范围第16项所述之方法,其中形成该介电层包括为使用一低压化学气相沈积法形成氮化矽所组成之介电层。21.如申请专利范围第16项所述之方法,其中该介电层包括形成该为由氮化矽组成之介电层,为使用一电浆强化化学气相沈积法。22.如申请专利范围第16项所述之方法,其中该介电层有一厚度约在7000-9000A范围之厚度。23.如申请专利范围第16项所述之方法,其中该平坦化材料层有一约在5000-6000A范围之厚度。24.如申请专利范围第16项所述之方法,其中该平坦化材料层、介电层及绝缘层之蚀刻,为使用SF6及氯气气体实施。25.如申请专利范围第16项所述之方法,其中该平坦化材料层、介电层及绝缘层之蚀刻,为使用约1:40-1:5比例之SF6及氯气气体实施,因而使得平坦化材料层、介电层及绝缘层之蚀刻率约呈相同者。26.如申请专利范围第16项所述之方法,其中该平坦化材料层、介电层及绝缘层为以SF6及氯气气体及以一两阶段蚀刻实施,第一步骤为以一约在5:200比例之SF6及氯气进行及在该平坦化材料层为被去除后即停止蚀刻,第二步骤为以约在10:200比例之SF6及氯气施行,以使平坦化材料层、介电层及该平顺之绝缘层的蚀刻率约相同者。27.如申请专利范围第16项所述之方法,其中该结构之局部表面包括有金属线。图示简单说明:第一图:系表示习知制程为在含有突起部位之积体电路结构上覆盖平顺之绝缘层后之剖面图。第二图:系表示习知制程为于第一图上方覆盖平坦化材料层之剖面图。第三图:系表示习知制程对第二图进行平坦化蚀刻后之制程剖面图。第四图:系表示本发明在含有突起部位之积体电路结构上覆盖平顺之绝缘层后之制程剖面图。第五图:系表示本发明为在第四图上方依次覆盖介电层以及平坦化材料层之制程剖面图。第六图:系表示本发明为对第五图之平坦化材料层蚀刻至介电层处的制程剖面图。第七图:系表示本发明为对第六图之介电层蚀刻至平顺之绝缘层处之制程剖面图。第八图:系表示本发明继续对第七图之平顺的绝缘层蚀刻,而使介电层去除之制程剖面图。 |
