| 主权项 |
1.一种分离闸极(split gate)快闪记忆单元之结构,其系可包括:一矽基板;一第一隔离绝缘层,分布于该矽基板上方;一第一导电层,分布于该第一隔离绝缘层之部份区域上方;一第二隔离绝缘层,分布于该第一导电层之左、右侧壁(sidewall)处与该第一隔离绝缘层之另一部份区域上方;一第三隔离绝缘层,分布于该第一导电层上方;其中,该第三隔离绝缘层更包括分布于位于该第一导电层左、右侧壁处之第二隔离绝缘层上方,以减少该第一导电层之左、右端缘处之尖角(asperity)效应;以及一第二导电层,分布于该第二、第三隔离绝缘层之上方,其系藉由该第二、第三隔离绝缘层所具之阻隔作用,俾以与该第一导电层相互隔离。2.如申请专利范围第1项所述之分离闸极快闪记忆单元之结构,其中该第一隔离绝缘层系可为一闸氧化物层(gateoxide)。3.如申请专利范围第2项所述之分离闸极快闪记忆单元之结构,其中该闸氧化物层之厚度系至少为80A。4.如申请专利范围第2项所述之分离闸极快闪记忆单元之结构,其中该第二隔离绝缘层系可为一穿遂氧化物(tunneling oxide)层。5.如申请专利范围第4项所述之分离闸极快闪记忆单元之结构,其中该穿遂氧化物层系可为一二氧化矽(SiO2)层。6.如申请专利范围第4项所述之分离闸极快闪记忆单元之结构,其中该穿遂氧化物层之厚度系可为80-120A。7.如申请专利范围第1项所述之分离闸极快闪记忆单元之结构,其中该第一隔离绝缘层系可为一穿遂氧化物(tunneling oxide)层。8.如申请专利范围第7项所述之分离闸极快闪记忆单元之结构,其中该穿遂氧化物层系可为一二氧化矽(SiO2)层。9.如申请专利范围第7项所述之分离闸极快闪记忆单元之结构,其中该穿遂氧化物层之厚度系可为80-120A。10.如申请专利范围第7项所述之分离闸极快闪记忆单元之结构,其中该第二隔离绝缘层系可为一闸氧化物层(gate oxide)。11.如申请专利范围第10项所述之分离闸极快闪记忆单元之结构,其中该闸氧化物层之厚度系至少为80A。12.如申请专利范围第1项所述之分离闸极快闪记忆单元之结构,其中该第一导电层系可为一复晶矽(polysilicon)层。13.如申请专利范围第1项所述之分离闸极快闪记忆单元之结构,其中该第一导电层系可为一复晶矽化金属(polycide)层。14.如申请专利范围第1项所述之分离闸极快闪记忆单元之结构,其中该第三隔离绝缘层之厚度系可为30-5000A。15.如申请专利范围第1项所述之分离闸极快闪记忆单元之结构,其中该第三隔离绝缘层系可为一氮化物(nitride)层。16.如申请专利范围第1项所述之分离闸极快闪记忆单元之结构,其中该第三隔离绝缘层系可为一氧化物-氮化物(oxide-nitride ,ON)层。17.如申请专利范围第1项所述之分离闸极快闪记忆单元之结构,其中该第三隔离绝缘层系可为一氮化物-氧化物(nitride-oxide,NO)层。18.如申请专利范围第1项所述之分离闸极快闪记忆单元之结构,其中该第三隔离绝缘层系可为一氧化物-氮化物-氧化物(oxide-nitride-oxide ,ON)层。19.如申请专利范围第1项所述之分离闸极快闪记忆单元之结构,其中该第三隔离绝缘层系可为一氧化物-氮化物-氧化物-氧化物(oxide-nitride-oxide-nitride,ONON)层。20.如申请专利范围第1项所述之分离闸极快闪记忆单元之结构,其中该第二导电层系可为一复晶矽(polysilicon)层。21.如申请专利范围第1项所述之分离闸极快闪记忆单元之结构,其中于该第三隔离绝缘层与该第二导电层之间更可包括一挡层(dummy layer)。22.如申请专利范围第21项所述之分离闸极快闪记忆单元之结构,其中该挡层系可为一氮化物(nitride)层,其系用以保护该第二隔离绝缘层免于遭致氧化侵蚀。23.如申请专利范围第21项所述之分离闸极快闪记忆单元之结构,其中该挡层系可为一复晶矽(polysilicon)层。24.如申请专利范围第21项所述之分离闸极快闪记忆单元之结构,其中该挡层系可为一非晶矽(amorphous silicon)层。25.一种分离闸极快闪记忆单元之制程,其制程步骤系可包括:a)形成一第三隔离绝缘层于一具第一隔离绝缘层与位于该第一隔离绝缘层上方之第一导电层之矽基板上方;b)去除部份第三隔离绝缘层与第一导电层,以曝露出该第一导电层之左、右侧壁(sidewall)与部份第一隔离绝缘层;c)遂行一氧化(oxidation)程序,以于该第一导电层之左、右侧壁与该部份第一隔离绝缘层上方氧化形成一第二隔离绝缘层;其中,藉由位于该第二隔离绝缘层上方之第三隔离绝缘层之阻挡氧化,俾可于该第一导电层之左、右端缘处减少形成尖角(asperity)效应;以及d)形成一第二导电层于该第二、第三隔离绝缘层之上方,俾以形成分离闸极快闪记忆单元。26.如申请专利范围第25项所述之分离闸极快闪记忆单元之制程,其中于该步骤(a)中系可包括步骤;a1)形成该氧化物层于该矽基板上方;a2)形成该第一导电层于该氧化物层上方;以及a3)形成该第三隔离绝缘层于该第一导电层上方。27.如申请专利范围第26项所述之分离闸极快闪记忆单元之制程,其中于该步骤(a1)中之该氧化物层系可为一闸氧化物层(gate oxide)。28.如申请专利范围第27项所述之分离闸极快闪记忆单元之制程,其中该闸氧化物层之厚度系至少为80A。29.如申请专利范围第27项所述之分离闸极快闪记忆单元之制程,其中形成该闸氧化物层之方法系可以一加热氧化法(thermal oxidation)之方式为之。30.如申请专利范围第26项所述之分离闸极快闪记忆单元之制程,其中于该步骤(a1)中之该氧化物层系可为一穿遂氧化物(tunneling oxide)层使用。31.如申请专利范围第30项所述之分离闸极快闪记忆单元之制程,其中该穿遂氧化物(tunneling oxide)层系可为一二氧化矽(SiO2)层。32.如申请专利范围第30项所述之分离闸极快闪记忆单元之制程,其中该穿遂氧化物层之厚度系可为80-120A。33.如申请专利范围第30项所述之分离闸极快闪记忆单元之制程,其中形成该穿遂氧化物层之方法系可以一化学气相沈积法(chemical vapor deposition ,CVD)之方式为之。34.如申请专利范围第30项所述之分离闸极快闪记忆单元之制程,其中形成该穿遂氧化物层之方法系可以一加热氧化法(thermal oxidation)之方式为之。35.如申请专利范围第26项所述之分离闸极快闪记忆单元之制程,其中于该步骤(a2)中之该第一导电层系可为一复晶矽(polysilicon)层。36.如申请专利范围第26项所述之分离闸极快闪记忆单元之制程,其中于该步骤(a2)中之该第一导电层系可为一复晶矽化金属(polycide)层。37.如申请专利范围第26项所述之分离闸极快闪记忆单元之制程,其中于该步骤(a2)中形成该第一导电层之方法系可以一化学气相沈积法(chemical vapor deposition ,CVD)之方式为之。38.如申请专利范围第26项所述之分离闸极快闪记忆单元之制程,其中于该步骤(a3)中形成该第三隔离绝缘层之方法系可以一化学气相沈积法(chemical vapor deposition,CVD)之方式为之。39.如申请专利范围第26项所述之分离闸极快闪记忆单元之制程,其中于该步骤(a3)中之该第三隔离绝缘层厚度系可为30-5000A。40.如申请专利范围第26项所述之分离闸极快闪记忆单元之制程,其中于该步骤(a3)中之该第三隔离绝缘层系可为一氮化物(nitride)层。41.如申请专利范围第26项所述之分离闸极快闪记忆单元之制程,其中于该步骤(a3)中之该第三隔离绝缘层系可为一氧化物-氮化物(oxide-nitride,ON)层。42.如申请专利范围第26项所述之分离闸极快闪记忆单元之制程,其中于该步骤(a3)中之该第三隔离绝缘层系可为一氮化物-氧化物(nitride-oxide-nitride,ON)层。43.如申请专利范围第26项所述之分离闸极快闪记忆单元之制程,其中于该步骤(a3)中之该第三隔离绝缘层系可为一氧化物-氮化物-氧化物(oxide-nitride-oxide,ONO)层。44.如申请专利范围第26项所述之分离闸极快闪记忆单元之制程,其中于该步骤(a3)中之该第三隔离绝缘层系可为一氧化物-氮化物-氧化物-氮化物(oxide-nitride-oxide-nitride,ONON)层。45.如申请专利范围第25项所述之分离闸极快闪记忆单元之制程,其中于该步骤(b)中系可包括步骤:b1)形成一光阻层于该第三隔离绝缘层之上方;以及b2)以光学微影及蚀刻技术,蚀刻部份第三隔离绝缘层与第一导电层,以曝露出该第一导电层之左、右侧壁与部份氧化物层。46.如申请专利范围第25项所述之分离闸极快闪记忆单元之制程,其中于该步骤(b)中去除部份第三隔离绝缘层与第一导电层之方法系可以一乾式蚀刻法(dry etching)之方式为之。47.如申请专利范围第25项所述之分离闸极快闪记忆单元之制程,其中于该步骤(c)中之该氧化程序系可为一加热氧化法(thermal oxidation)。48.如申请专利范围第25项所述之分离闸极快闪记忆单元之制程,其中于该步骤(c)中之该第二隔离绝缘层系可为一穿遂氧化物(tunneling oxide)层。49.如申请专利范围第48项所述之分离闸极快闪记忆单元之制程,其中该穿遂氧化物(tunneling oxide)层系可为一二氧化矽(SiO2)层。50.如申请专利范围第48项所述之分离闸极快闪记忆单元之制程,其中该穿遂氧化物层之厚度系可为80-120A。51.如申请专利范围第48项所述之分离闸极快闪记忆单元之制程,其中形成该穿遂氧化物层之方法系可以一化学气相沈积法(chemical vapor deposition CVD)之方式为之。52.如申请专利范围第48项所述之分离闸极快闪记忆单元之制程,其中形成该穿遂氧化物层之方法系可以一加热氧化法(thermal oxidation)之方式为之。53.如申请专利范围第25项所述之分离闸极快闪记忆单元之制程,其中于该步骤(c)中之该第二隔离绝缘层系可为一闸氧化物(gate oxide)。54.如申请专利范围第53项所述之分离闸极快闪记忆单元之制程,其中该闸氧化物层之厚度系至少为80A。55.如申请专利范围第54项所述之分离闸极快闪记忆单元之制程,其中形成该闸氧化物层之方法系可以一加热氧化法(thermal oxidation)之方式为之。56.如申请专利范围第25项所述之分离闸极快闪记忆单元之制程,其中于该步骤(d)中系可包括下列步骤:d1)形成该第二导电层于该第二、第三隔离绝缘层之上方;d2)形成一光阻层于该第二导电层之上方;以及d3)以光学微影及蚀刻技术,蚀刻部份第二导电层以形成分离闸极快闪记忆单元。57.如申请专利范围第25项所述之分离闸极快闪记忆单元之制程,其中于该步骤(d)中之该第二导电层系可为一复晶矽(polysilicon)层。58.如申请专利范围第25项所述之分离闸极快闪记忆单元之制程,其中于该步骤(d)中形成该第二导电层之方法系可以一化学气相沈积法(chemical vapor deposition,CVD)之方式为之。59.如申请专利范围第25项所述之分离闸极快闪记忆单元之制程,其中于该步骤(b)之前更可包括下列步骤:e)形成一挡层(dummy layer)于该第三隔离绝缘层上方;以及f)去除部份挡层,以于该第三隔离绝缘层上方保留部份残余挡层。60.如申请专利范围第59项所述之分离闸极快闪记忆单元之制程,其中于该步骤(e)中之该第挡层系可为一氮化物(nitride)层。61.如申请专利范围第60项所述之分离闸极快闪记忆单元之制程,其中于该步骤(f)之残余挡层系可供作为遂行该氧化程序时之遮罩使用,保护该第三隔离绝缘层免于遭致氧化侵蚀。62.如申请专利范围第59项所述之分离闸极快闪记忆单元之制程,其中于该步骤(e)中之该挡层系可为一复晶矽(polysilicon)层。63.如申请专利范围第59项所述之分离闸极快闪记忆单元之制程,其中于该步骤(e)中之该挡层系可为一非晶矽(amorphous silicon)层。64.如申请专利范围第59项所述之分离闸极快闪记忆单元之制程,其中于该步骤(e)中形成该挡层之方法系可以一化学气相沈积法(chemical vapor deposition,CVD)之方法为之。65.如申请专利范围第59项所述之分离闸极快闪记忆单元之制程,其中于该步骤(e)中形成该挡层之方法系可以一溅镀(sputtering)之方法为之。图示简单说明:第一图(a)、(b):其系分别为习知分离闸极(split gate)快闪记忆单元之理想与实际结构示意图;第二图(a)-(c):其系为习知分离闸极(split gate)快闪记忆单元之方法流程示意图;第三图:其系为本案之第一较佳实施例之结构示意图;第四图(a)-(d):其系为本案之第一较佳实施例之方法流程示意图;第五图:其系为本案之第二较佳实施例之结构示意图;第六图(a)-(d):其系为本案之第二较佳实施例之方法流程示意图。 |
