发明名称 于半导体制程中对局部区域之下层缺陷做切面检测的方法
摘要 一种分析位于复合膜层中缺陷之切面分析方法,该方法至少包含:以自动缺陷检测系统检测该复合膜层并标示出缺陷位址,然后形成一直线阵列罩幕于该复合膜层上相对应该缺陷所在位址区域,接着以该直线阵列罩幕为蚀刻罩幕,蚀刻该膜层形成直线阵列图案于该膜层,并蚀刻出位于该复合膜层中之缺陷。
申请公布号 TW328630 申请公布日期 1998.03.21
申请号 TW086110967 申请日期 1997.07.31
申请人 台湾茂矽电子股份有限公司 发明人 陈荣庆
分类号 H01L21/66 主分类号 H01L21/66
代理机构 代理人 蔡坤财 台北巿松江路一四八号十二楼
主权项 1.一种分析位于复合膜层中缺陷之切面分析方法,该方法至少包含:以自动缺陷检测系统检测该复合膜层并标示出缺陷位址;形成一直线阵列罩幕于该复合膜层上相对应该缺陷所在位址区域;及以该直线阵列罩幕为蚀刻罩幕,蚀刻该膜层形成直线阵列图案于该膜层,并蚀刻出位于该复合膜层中之缺陷。2.如申请专利范围第1项之方法,其中上述之直线阵列罩幕之直线间距为等距离排列。3.一种分析膜层缺陷之方法,该膜层至少具有一电性连结构形成于该膜层中,该方法至少包含:形成一直线阵列罩幕于该膜层上与该电性连结结构上;及以该直线阵列罩幕为蚀刻罩幕,蚀刻该膜层与该电性连结结构,形成直线阵列图案于该膜层与该电性连结结构上,并蚀刻出该电性连结结构之剖面结构。4.如申请专利范围第3项之方法,其中上述之电性连结结构为接触窗(contacthole)。5.如申请专利范围第4项之方法,其中上述之直线阵列罩幕之直线间距为以一固定値增加之方式排列。6.如申请专利范围第3项之方法,其中上述之电性连结结构为介层窗(Via hole)。7.如申请专利范围第6项之方法,其中上述之直线阵列罩幕之直线间距为以一固定値增加之方式排列。图示简单说明:第一A图为本发明之具有缺陷于金属层下层之上视图;第一B图为本发明利用一直线阵列蚀刻罩幕于金属层上形成图案之上视图;第一C图为本发明之经蚀刻金属层后之外观图;第二图为本发明之分析埋于数层氧化层与复晶矽层下之缺陷的截面图;第三A图为本发明之以渐增式直线阵列蚀刻罩幕方式分析接触窗之上视图;及第三B图为本发明之以渐增式直线阵列蚀刻罩幕方式分析接触窗之截面图。
地址 新竹科学工业园区研新一路一号