ビットセルおよび論理区画を有するモノリシック３次元（３Ｄ）ランダムアクセスメモリ（ＲＡＭ）アレイアーキテクチャ

摘要

ビットセルおよび論理区画を有するモノリシック３次元（３Ｄ）メモリセルアレイアーキテクチャが開示される。３Ｄ集積回路（ＩＣ）（３ＤＩＣ）内で異なるティアへメモリセルのエレメントをフォールドする、さもなければスタックする３ＤＩＣが提案される。３ＤＩＣの各ティアはメモリセル、ならびにグローバルブロック制御論理を含むアクセス論理を有する。メモリセルを有する各ティア内にグローバルブロック制御論理とアクセス論理を配置することによって、各メモリ呼についてのビットおよびワード線の長さが短くされ、低減された供給電圧を可能にし、ならびに一般にメモリデバイスの全体のフットプリントを低減させる。