| 主权项 |
1.一种沟槽式堆叠电容之制程,其系可应用于一矽基板上方具一元件(device)区与一位于该元件区上方之隔离绝缘层之记忆单元中,其制程步骤系可包括:a)形成一接触窗(contact window)于该隔离绝缘层中,且曝露出该元件区中之一单元接触区(cellcontact);b)形成一第一导电层于该接触窗中与该隔离绝缘层上方;c)形成一EM前置式遮罩层于该第一导电层之部份区域上方:d)形成一蚀刻遮罩层于该第一导电层之另一部份区域上方;e)去除该EM前置式遮罩层与该第一导电层之部份区域,以保留该第一导电层之另一部份区域,俾供形成一具复数个凹槽结构之导电区域;f)去除该蚀刻遮罩层;g)形成一介电层于该具复数个凹槽结构之导电区域之顶部、凹槽结构侧壁与凹槽结构底部处;以及h)形成一第二导电层于该介电层上方。2.如申请专利范围第1项所述之沟槽式堆叠电容之制程,其中该记忆单元系可为一动态随机存取记忆体(DRAM)。3.如申请专利范围第1项所述之沟槽式堆叠电容之制程,其中该元件区中系可包括一电晶体结构,该电晶体结构之汲极(drain)区域系供作为该步骤(a)中之该单元接触区之用。4.如申请专利范围第3项所述之沟槽式堆叠电容之制程,其中该电晶体结构之闸极(gate)区域系用以与一字元线(word line)相连接。5.如申请专利范围第3项所述之沟槽式堆叠电容之制程,其中该电晶体结构之源极(soure)区域系用以与一字元线(bit line)相连接。6.如申请专利范围第5项所述之沟槽式堆叠电容之制程,其中该堆叠电容结构系可以C.O.B.(capacitorover bitline)方式,藉由该隔离绝缘层而位于该位元线上方处。7.如申请专利范围第5项所述之沟槽式堆叠电容之制程,其中该堆叠电容结构系可以C.U.B.(capacitorunder bitline)方式,藉由另一隔离绝缘层而位于该位元线上方处。8.如申请专利范围第7项所述之沟槽式堆叠电容之制程,其中该另一隔离绝缘层系可为一二氧化矽(SiO2)层、一氮化矽(Si3N4)层、一氮氧化矽(SiNxOy)层、一磷矽玻璃(PSG)层或一硼磷矽玻璃(BPSG)层。9.如申请专利范围第8项所述之沟槽式堆叠电容之制程,其中该另一隔离绝缘层系可为以一液态含矽化合物(Tetra-Ethyl-Ortho-Silane,TEOS)为主之反应气体而所形成之隔离绝缘层。10.如申请专利范围第8项所述之沟槽式堆叠电容之制程,其中该另一隔离绝缘层系可为以一SiH4(silane)为主之反应气体而所形成之隔离绝缘层。11.如申请专利范围第8项所述之沟槽式堆叠电容之制程,其中形成该另一隔离绝缘层之方法系可以一化学气相沈积法(chemical vapor deposition ,CVD)之方式为之。12.如申请专利范围第1项所述之沟槽式堆叠电容之制程,其中该隔离绝缘层系可为一二氧化矽(SiO2)层、一氮化矽(Si3N4)层、一氮氧化矽(SiNxOy)层、一磷矽玻璃(PSG)层或一硼磷矽玻璃(BPSG)层。13.如申请专利范围第12项所述之沟槽式堆叠电容之制程,其中该隔离绝缘层系可为以一液态含矽化合物(Tetra-Ethyl-Ortho-Silane,TEOS)为主之反应气体而所形成之介电层。14.如申请专利范围第12项所述之沟槽式堆叠电容之制程,其中该隔离绝缘层系可为以一SiH4(silane)为主之反应气体而所形成介电层。15.如申请专利范围第12项所述之沟槽式堆叠电容之制程,其中形成该隔离绝缘层之方法系可以一化学气相沈积法(chemical vapor deposition ,CVD)之方式为之。16.如申请专利范围第1项所述之沟槽式堆叠电容之制程,其中于该步骤(a)中所形成之该接触窗,系以光学微影(photolithography)与蚀刻技术之方式为之。17.如申请专利范围第1项所述之沟槽式堆叠电容之制程,其中于该步骤(b)中之该第一导电层,系可为一复晶矽(polysilicon)层。18.如申请专利范围第1项所述之沟槽式堆叠电容之制程,其中于该步骤(b)中之该第一导电层,系可为一已掺杂(doped)之复晶矽层。19.如申请专利范围第1项所述之沟槽式堆叠电容之制程,其中于该步骤(b)中之该第一导电层,其厚度系可为5000-10000A。20.如申请专利范围第1项所述之沟槽式堆叠电容之制程,其中于该步骤(b)中形成该第一导电层之方法,系可为一化学气相沈积法(chemical vapor deposition,CVD)。21.如申请专利范围第1项所述之沟槽式堆叠电容之制程,其中于该步骤(c)中之该前置式遮罩层,系可为一半球状复晶矽(hemispherical grained Si,HSG)层。22.如申请专利范围第1项所述之沟槽式堆叠电容之制程,其中于该步骤(c)中形成该前置式遮罩层方法,系可为一化学气相沈积法(chemical vapor deposition,CVD)。23.如申请专利范围第1项所述之沟槽式堆叠电容之制程,其中于该步骤(c)之后,更可包括步骤:i)去除部份EM前置式遮罩层与部份第一导电层,以定义出一第一电容板。24.如申请专利范围第23项所述之沟槽式堆叠电容之制程,其中于该步骤(i) 中去除部份该EM前置式遮罩层与部份第一导电层之方法,系可以光学微影(photolithography)与蚀刻技术之方式为之。25.如申请专利范围第1项所述之沟槽式堆叠电容之制程,其中于该步骤(d) 中之该蚀刻遮罩层,系可为一二氧化矽(SiO2)层。26.如申请专利范围第1项所述之沟槽式堆叠电容之制程,其中于该步骤(d) 中形成该蚀刻遮罩层之方法,系可为一化学气相沈积法(chemical vapor deposition,CVD)。27.如申请专利范围第1项所述之沟槽式堆叠电容之制程,其中于该步骤(d)中系可包括下列步骤:d1)形成该蚀刻遮罩层于该EM前置式遮罩层与该第一导电层之另一部份区域上方;以及d2)去除部份蚀刻遮罩层,以保留位于该第一导电层之另一部份区域上方处之蚀刻遮罩层。28.如申请专利范围第27项所述之沟槽式堆叠电容之制程,其中于该步骤(d2) 中,去除部份该蚀刻遮罩层之方法系可以一回蚀刻(etch back)之方式为之。29.如申请专利范围第28项所述之沟槽式堆叠电容之制程,其中逐行回蚀刻程序之蚀刻时间长度,系可以计时模式(time mode,T/M)之方式为之。30.如申请专利范围第28项所述之沟槽式堆叠电容之制程,其中逐行回蚀刻程序之蚀刻时间长度,系可以终点浈测模式(endpoint detection mode,E/P)之方式为之。31.如申请专利范围第1项所述之沟槽式堆叠电容之制程,其中于该步骤(e)中去除该EM前置式遮罩层与该第一导电层之部份区域之方法,系可以一乾式蚀刻法(dryetching)之方式为之。32.如申请专利范围第31项所述之沟槽式堆叠电容之制程,其中逐行该乾式蚀刻程序之蚀刻时间长度,系可以计时模式(tims mode T/M)之方式为之,俾保留部份该第一导电层之部份区域,以供作为一电性连接(link)层之用。33.如申请专利范围第31项所述之沟槽式堆叠电容之制程,其中逐行该乾式蚀刻程序之蚀刻时间长度,系可以终点侦测模式 (endpoint detection mode,E/P)之方式为之,俾以完全去除未被该蚀刻遮罩层所遮罩之该第一导电层之部份区域,并曝露出部份该隔离绝缘层。34.如申请专利范围第33项所述之沟槽式堆叠电容之制程,其中于该步骤(f)之后,更包括步骤:j)形成一第三导电层于该第一导电层之另一部份区域之顶部、侧壁处与与部份该隔离绝缘层上方。35.如申请专利范围第34项所述之沟槽式堆叠电容之制程,其中于该步骤(j)中之该第三导电层,系可为一复晶矽(polysilicon)层。36.如申请专利范围第34项所述之沟槽式堆叠电容之制程,其中于该步骤(j)中之该第三导电层,系可为一已掺杂(doped)之复晶矽层。37.如申请专利范围第34项所述之沟槽式堆叠电容之制程,其中于该步骤(j)中之该第三导电层,系用以供作为该第一导电层之另一部份区域间之一电性连接(link)层之用,以与该第一导电层之另一部份区域共同形成该具复数个凹槽结构之导电区域。38.如申请专利范围第34项所述之沟槽式堆叠电容之制程,其中于该步骤(j)中之该第三导电层,其厚度系可为200A。39.如申请专利范围第34项所述之沟槽式堆叠电容之制程,其中于该步骤(j)中形成该第三导电层之方法,系可为一化学气相沈积法(chemical vapor deposition,CVD)。40.如申请专利范围第34项所述之沟槽式堆叠电容之制程,其中于该步骤(g)中之该介电层,系形成于该第三导电层上方。41.如申请专利范围第1项所述之沟槽式堆叠电容之制程,其中于该步骤(f)中去除该蚀刻遮罩层之方法,系可以一乾式蚀刻法(dry etching)之方式为之。42.如申请专利范围第1项所述之沟槽式堆叠电容之制程,其中于该步骤(f)中去除该蚀刻遮罩层之方法,系可以一湿式蚀刻法(wet etching)之方式为之。43.如申请专利范围第42项所述之沟槽式堆叠电容之制程,其中于逐行该湿式蚀刻法时,系以一含有氢氟酸(Hydrofluoric Acid,HF)之B.O.E.蚀刻溶液予以逐行之。44.如申请专利范围第1项所述之沟槽式堆叠电容之制程,其中于该步骤(f)之后,更可包括步骤:k)去除部份该具复数个凹槽结构之导电区域,以定义出一第一电容板。45.如申请专利范围第44项所述之沟槽式堆叠电容之制程,其中于该步骤(k)中去除部份该具复数个凹槽结构之导电区域之方法,系可以光学微影(photolithography)与蚀刻技术之方式为之。46.如申请专利范围第1项所述之沟槽式堆叠电容之制程,其中于该步骤(g)中之该介电层系可为一氮化物(nitride)层、氧化物-氮化物(oxide-nitride,ON)层、一氮化物-氧化物(nitride,NO)层、一氧化物-氮化物-氧化物(oxide-nitride-oxide-oxide,ONO)层或为一氧化物-氮化物-氧化物-氮化物(oxide-nitride-oxide-nitride,ONON)层。47.如申请专利范围第1项所述之沟槽式堆叠电容之制程,其中于该步骤(g)中之该介电层系可为一氮压电(piezo-electric)材料层。48.如申请专利范围第47项所述之沟槽式堆叠电容之制程,其中该压电材料层系可为一Ta2O5层或PZT层。49.如申请专利范围第1项所述之沟槽式堆叠电容之制程,其中于该步骤(g)中之该介电层系可为一BST层。50.如申请专利范围第1项所述之沟槽式堆叠电容之制程,其中于该步骤(g)中该介电层之厚度系可为30-5000A。51.如申请专利范围第1项所述之沟槽式堆叠电容之制程,其中于该步骤(g)中形成该介电层之方系可以一化学气相沈积法(chemical vapor deposition,CVD)之方式为之。52.如申请专利范围第1项所述之沟槽式堆叠电容之制程,其中于该步骤(h)中之该第二导电层,系可为一复晶矽(polysilicon)层。53.如申请专利范围第1项所述之沟槽式堆叠电容之制程,其中于该步骤(h)中之该第二导电层,系可为一已掺杂(doped)之复晶矽层。54.如申请专利范围第1项所述之沟槽式堆叠电容之制程,其中于该步骤(h)中形成该二导电层之方法,系可为一化学气相沈积法(chemical vapordeposition, CVD),且该第二导电层系用以作为一第二电容板之用。55.一种沟槽式堆叠电容结构,其系可应用于一矽基板上方具一元件(device)区与一位于该元件区上方之隔离绝缘层之记忆单元中,该电容结构系可包括:一接触窗(contact window),其系分布于该隔离绝缘层中,且曝露出该元件区中之一单元接触区(cellcontact);一第一导电层,其系分布于该隔离绝缘层上方以及该接触窗之底部与侧壁处,且该第一导电层具复数个凹槽结构;一第二导电层,其系分布于该复数个凹槽结构之底部处,以与该第一导电层共同构成一具复数个凹槽结构之导电区域,并供作为该电容结构之一第一电容板,俾用以增加该电容结构之电容表面积;一介电层,其系分布该第二导电层上方、该复数个凹槽结构之侧壁与该第一导电层上方;以及一第三导电层,其系分布于该介电层上方;其中,该第三导电层系用以作为该电容结构之一第二电容板。56.如申请专利范围第55项所述之沟槽式堆叠电容结构,其中该记忆单元系可为一动态随机存取记忆体(DRAM)。57.如申请专利范围第55项所述之沟槽式堆叠电容结构,其中该复数个凹槽结构中之任一凹槽结构,系可为一圆形凹入之沟槽结构。58.如申请专利范围第55项所述之沟槽式堆叠电容结构,其中该第一电容板系可为一下电容板(lowercapacitorplate),而该第二电容板则系可为一上电容板(uppercapacitor plate)。图示简单说明:第一图(a)-(h):其系为习知形成堆叠电容(stackcapacitor)结构之制程流程示意图;第二图(a)、(b)其系分别为第一图(d)与第一图(f)所示结构之局部放大示意图;第三图(a)-(h):其系为本案之一第一较佳实施制程步骤示例图;第四图(a)-(i):其系为本案之一第二较佳实施制程步骤示例图;第五图:其系为本案之第二较佳实施制程步骤中第四图(f)之立体结构示意图。 |
