| 主权项 |
1.一种电压检知电路,其特征在于具有:第1MOS电晶体,使闸电极及汲电极连接于第1波节;第2MOS电晶体,分别使闸电极连接于前述第1波节,使汲电极连接于第3波节;第1电阻体,连接于前述第1波节及第2波节之间;第2电阻体,连接于前述第2波节及接地电压端子之间;第1否定电路,在前述第2波节连接着输入端,并将第4波节做为输出端,而连接于前述第3波节及接地电压端子之间;及第2否定电路,在前述第4波节连接着输入端,并将第5波节做为输出端。2.一种电压检知电路,其特征在于具有:第1MOS电晶体,使闸电极及汲电极连接于第1波节;第2MOS电晶体,分别使闸电极连接于前述第1波节,使汲电极连接于第3波节;第1电阻体,连接于前述第1波节及第2波节之间;第2电阻体,连接于前述第2波节及接地电压端子之间;第1否定电路,在前述第2波节连接着输入端,并将第4波节做为输出端,而连接于前述第3波节及接地电压端子之间;第2否定电路,在前述第4波节连接着输入端,并将第5波节做为输出端;及第3MOS电晶体,连接于接地电压端子或电源电压端子及前述第4波节之间,并使闸电极连接于前述第5波节。3.如申请专利范围第2项之电压检知电路,其中第1.第2、第3MOS电晶体系属P通道型MOS电晶体,而前述第3MOS电晶体之源电极系连接于电源电压端子者。4.一种电压检知电路,其特征在于具备:第1电压检知电路,用以检知第1电压,并用以输出第1信号;及第2电压检知电路,用以检知比前述第1电压更低的第2电压,并用以输出第2信号;而前述第1电压检知电路,系具有:第1P通道型MOS电晶体,使闸电极及汲电极连接于第1波节;第2P通道型MOS电晶体,分别使闸电极连接于前述第1波节,使汲电橿连接于第3波节;第1电阻体,连接于前述第1波节及第2波节之间;第2电阻体,连接于前述第2波节及接地电压之间;否定电路,连接于前述第3波节及接地电压端子之间,并将前述第2波节做为输入端,而将第4波节做为输出端;及第3MOS电晶体,连接于接地电压端子或电源电压端子及前述第4波节之间,并藉由前述第2电压检知电路使前述第2信号外加于闸电极者。5.如申请专利范围第4项之电压检知电路,其中由第2电压检知电路所输出第2信号,系仅在电源投入时所输出信号者。6.如申请专利范围第4项之电压检知电路,其中由第2电压检知电路所输出第2信号,系电源投入后固定时间所输出信号者。7.一种电压检知电路,其特征在于具有:第1P通道型MOS电晶体,使闸电极及汲电极连接于第1波节;第2P通道型MOS电晶体,分别使闸电极连接于前述第1波节,使汲电极连接于第3波节;第1电阻体,连接于前述第1波节及第2波节之间;第2电阻体,连接于前述第2波节及接地电压之间;N通道型MOS电晶体,连接于第3波节及接地电压之间,并使闸电极连接于前述第2波节;及第1否定电路,将前述第3波节做为输入,并将第4波节做为输出者。8.如申请专利范围第7项之电压检知电路,其中第1电阻体,系属N通道型MOS电晶体者。9.一种电源ONOFF复置电路,其特征在于:具有第1电压检知电路,用以检知第1电压,并用以输出第1信号,而电源电压在第1电压以下时,则使动作中之程序继续,同时用以禁止新的动作程序者。10.一种具有电源ONOFF复置电路之半导体装置,系具有:第1电路,接受起动信号并用以实行一连串之动作程序;及第1电压检知电路,用以检知第1电压,并用以输出第1信号;而电源电压在第1电压以下时,则在前述第1电路中用以禁止动作程序新的开始。11.一种具有电源ONOFF复置电路之半导体装置,系具有:第1电路,接受起动信号并用以实行一连串之动作程序;及第1电压检知电路,用以检知第1电压,并用以输出第1信号;而电源电压在第1电压以下时,则到已经所开始实行之前述动作程序终了为止,用以禁止前述第1电路之停止。12.一种电源ONOFF复置电路,其特征在于具有:第1电压检知电路,用以检知第1电压,并用以输出第1信号;及第2电压检知电路,用以检知比前述第1电压更低之第2电压,并用以输出第2信号;而电源电压在第1电压以下时,则用以禁止新的动作程序,而电源电压在前述第2电压以下时,则即使停止动作者。13.一种电源ONOFF复置电路,其特征在于具有:第1电压检知电路,用以检知第1电压,并用以输出第1信号;及第2电压检知电路,用以检知比前述第1电压更低之第2电压,并用以输出第2信号;而电源电压由前述第1电压下降到前述第2电压之时间,系比预定之动作程序终了时间更长者。14.一种电压检知电路,其特征在于具有:第1电压检知电路,(a)系用检知第1电压,并用以输出第1信号之电路,(b)系仅在电源投入时用以输出前述第1信号之电路,(c)系在电源投入后固定时间用以输出前述第1信号之电路;第2电路检知电路,用以检知第2电压,并用以输出第2信号;第3电压检知电路,用以检知比前述第2电压更高之第3电压,并用以输出第3信号;第4电压检知电路,用以检知比前述第3电压更高之第4电压,并用以输出第4信号;信号选择电路,用以选择前述第3信号及前述第4信号中其中一方的信号,并用以输出第5信号;第1控制电路,用以产生前述第1信号及前述第2信号之逻辑和输出;及第2控制电路,用以产生前述第1信号及前述第5信号之逻辑和输出。15.一种电源ONOFF复置电路,其特征在于具有:电压检2电路,用以检知比第1电压及第1电压更高之第2电压,并用以输出第1信号;而当电源电压在上昇时,则第1信号系以第2电压加以迁移,当电源电压在下降时,则第1信号系以第1电压加以迁移,而电源电压在前述第1信号之迁移电压以下时,则用以禁止新的动作程序者。16.一种电源ONOFF复置电路,其特征在于具有:第1电压检知电路,用以检知比前述第1电压及第1电压更高之第2电压,并用以输出第1信号;及第2电压检知电路,用以检知比前述第1电压更低之第3电压,并用以输出第2信号;而当电源电压在上昇时,则第1信号系以第2电压加以迁移,当电源电压在下降时,则第1信号系以第1电压加以迁移,而电源电压系在前述第1信号之迁移电压以下时,则用以禁止新的动作程序,而电源电压系在前述第3电压以下时,则即时停止动作者。17.一种电源ONOFF复置电路,其特征在于具有:第1电压检知电路,用以检知比第1电压及第1电压更高的第2电压,并用以输出第1信号;及第2电压检知电路,用以检知比前述第1电压更低之第3电压,并用以输出第2信号;而当电源电压在上昇时,则第1信号系以第2电压加以迁移,当电源电压在下降时,则第1信号系以第1电压加以迁移,而电源电压由第1信号之迁移电压下降到前述第3电压之时间,系比预定之动作程序终了时间更长者。18.一种半导体装置系具有:第1电压检知电路,用以检知第1电压,并用以输出第1信号;并具有:电源ON.OFF复置电路,电源电压在第1电压以下时,则使动作中之程序继续,同时用以禁止新的动作程序;及非易失性存储器;其特征在于:当电源电压在前述第1电压以下时,则使前述非易失性存储器不动作者。19.一种具有电源ON.OFF复置电路,及非易失性存储器之半导体装置,其特征在于具有:第1电压检知电路,用以检知第1电压,并用以输出第1信号;及第2电压检知电路,用以检知比前述第1电压更低之第2电压,并用以输出第2信号;而当电源电压在前述第1电压以下时,则用以禁止新的动作程序;当电源电压在前述第2电压以下时,则即时停止动作者,而一种半导体装置,其特征在于:当电源电压在前述第2电压以下时,则使非易失性存储器不动作者。20.一种具有电源ONOFF复置电路,及非易失性存储器之半导体装置,其特征在于具有:电压检知电路,用以检知比第1电压及第1电压更高之第2电压,并用以输出第1信号;而当电源电压在上昇时,则第1信号系以第2电压加以迁移,当电源电压在下降时,则第1信号系以第1电压加以迁移,而电源电压在前述第1信号之迁移电压以下时,则用以禁止新的动作程序者,而一种半导体装置,其特征在于:当电源电压在前述第1信号之迁移电压以下或第3电压以下时,则使非易失性存储器不动作者。21.一种具有电源ONOFF复置电路,及非易失性存储器之半导体装置,其特征在于具有:第1电压检知电路,用以检知比第1电压及第1电压更高之第2电压,并用以输出第1信号;及第2电压检知电路,用以检知比前述第1电压更低之第3电压,并用以输出第2信号;而当电源电压在上昇时,则第1信号系以第2电压加以迁移,当电源电压在下降时,则第1信号系以第1电压加以迁移,而电源电压在前述第1信号之迁移电压以下时,则用以禁止新的动作程序,而电源电压在前述第3电压以下时,则即时停止动作者,而一种半导体装置,其特征在于:当电源电压在前述第1信号之迁移电压以下或第3电压以下时,则使非易失性存储器不动作者。图式简单说明:第1图系显示本发明第1实施例之电压检知电路的构成图;第2图系显示本发明第1实施例之电源电压及输出电压信号的关系图;第3图系显示本发明第1实施例之电源电压及消费电流的关系图;第4图系显示本发明第2实施例之电压检知电路的构成图;第5图系显示本发明第3实施例之电压检知电路的构成图;第6图系显示本发明第3实施例之电源投入时的输出信号波形图;第7图系显示本发明第4实施例之电压检知电路构成图;第8图系显示本发明第4实施例之电源电压及输出电压信号储之关系图;第9图系显示本发明第5实施例之电源ONOFF复置电路的构成图;第10图系显示本发明第5实施例之电源ONOFF复置电路的构成图;第11图系显示本发明第5实施例之电源ONOFF复置电路的构成图;第12图系本发明第5实施例为了说明电源ONOFF复置电路之动作时间图;第13图系显示本发明第6实施例之电源ONOFF复置电路的构成图;第14图系为了说明本发明第6实施例之动作时间图;第15图系为了说明本发明第6实施例之动作时间图;第16图系显示本发明第7实施例之电源ONOFF复置电路之构成图;第17图系显示本发明第8实施例之电源ONOFF复置电路之构成图;第18图系为了说明本发明第8实施例之电源ONOFF复置电路的动作时间图;第19图系显示本发明第9实施例之电源ONOFF复置电路之构成图;第20图系为了说明本发明第9实施例之电源ONOFF复置电路的动作时间图;第21图系以本发明第10实施例之电源ONOFF复置电路所控制具有不挥发性强导电体存储器之半导体装置的强导电体存储器部之电路构成图;第22图系本发明第10实施例之强导电体存储器部的动作时间图;第23图系显示习知之电压检知电路构成图;第24图系显示习知之电压检知电路的电源电压及输出电压信号之关系图;第25图系显示习知之电压检知电路的电源电压及消费电流之关系图。 |
