| 主权项 |
1.一种抑制薄膜阻値及厚度变化之方法,该方法系用于制作电性连结结构于具有膜层形成于半导体基板上之过程,该方法至少包含:形成一氮化金属层于具有该电性连结结构之该膜层上及该电性连结结构内,且该膜层形成于该半导体基板上;及施以一功率高于300watt,处理时长于32秒之间电浆处理于该氮化金属层上。2.如申请专利范围第1项之方法,其中上述之电性连结结构为接触窗。3.如申请专利范围第2项之方法,其中上述之膜层为一介电层。4.如申请专利范围第3项之方法,其中上述之介电层厚度约为8000埃至20000埃。5.如申请专利范围第1项之方法,其中上述之氮化金属层为氮化钛层。6.如申请专利范围第1项之方法,其中上述之氮气(N2)、氢气(H2)气体流量分别控制在范围为200至900sccm与300至900sccm。7.如申请专利范围第1项之方法,其中形成上述之氮化金属层之方法为化学气相沈积法。8.如申请专利范围第3项之方法,其中上述之介电层为二氧化矽(SiO2)。9.如申请专利范围第3项之方法,其中上述之介电层为氮化矽(Si3N4)。10.如申请专利范围第3项之方法,其中上述之介电层为正矽酸乙酯(TEOS)。11.如申请专利范围第1项之方法,其中上述之电性连结结构为介层窗。12.如申请专利范围第11项之方法,其中上述之膜层包含:一金属层;及一介电层形成于该金属层上。13.如申请专利范围第12项之方法,其中上述之介电层为二氧化矽(SiO2)。14.如申请专利范围第12项之方法,其中上述之介电层为氮化矽(Si3N4)。15.如申请专利范围第12项之方法,其中上述之介电层为正矽酸乙酯(TEOS)。图式简单说明:第一图为传统方法之元件暴露于大气时间对应于元件RC値之数据图;第二图为本发明之形成元件于半导体基板上之截面图;第三图为本发明之形成绝缘层、介电层以及金属层之截面图;第四图为本发明之形成介层窗(Via hole)之截面图;第五图为本发明之形成钛金属层于介层窗上之截面图;第六图为本发明之形成氮化钛层于钛金属层上之截面图;第七图为本发明中以化学气相沈积之氮化钛(TiN)暴露于大气时间对应其薄膜电阻値变化率之数据图;及第八图为本发明之以化学气相沈积之氮化钛(TiN)暴露于大气时间对应其薄膜厚度变化率之数据图。 |
