| 主权项 |
1.一种位址处理器,包括: 一接收位址之输入端;一位址解码器,耦合至本接收位址之输入端,用以将位址解码,产生复数个邻近矩阵位址;一耦合至该解码器之矩阵位址处理器,用以接收复数个邻近矩阵位址,并对复数个之各个邻近矩阵位址运用分散功能,以产生对应之复数个分散矩阵位址;及一耦合至记忆体用之输出端,该输出端经过整理,以提供复数个分散矩阵位址给记忆体,以在记忆体中就对应之复数个分散储存位置定址。2.如申请专利范围第1项之位址处理器,其中复数个邻近矩阵位址各包括一列位址及一行位址,且其中复数个分散矩阵位址各包括一分散之列位址及一分散之行位址,且其中矩阵位址处理器系运用以下方程式所定义之分散功能:R'=Gray[(R+C)&2N-1]C'=Gray[C]其中Gray=Gray代码运算,定义为:Gray[i]=(i1)⊕(i)及,其中〝&〞=逻辑「及」运算〝⊕〞=互斥「或」运算〝〞=右移运算i=一二进制之整数C=行位址R=列位址C'=分散之行位址R'=分散之列位址N=行/列位址之数据位元数。3.如申请专利范围第1或第2项之位址处理器,其中位址处理器包含一数据讯号处理器。4.如申请专利范围第1或2项之位址处理器,其中位址解码器与位址处理器系被整合并包含一数据讯号处理器。5.一种在具有可定址位置矩阵之记忆体中为数据定址之方法,包含以下步骤:接收一位址;将位址解码以产生复数个邻近矩阵位址;对复数个邻近矩阵位址运用数据分散功能,以产生对应之复数个分散矩阵位址;及提供复数个分散矩阵位址给记忆体,以在记忆体中就对应之复数个分散位置定址。6.如申请专利范围第5项在具有可定址储存位置矩阵之记忆体中储存数据之方法,其中复数个邻近矩阵位址各包括一列位址及一行位址,且其中复数个分散矩阵位址各包含一分散列位址及一分散行位址,且其中运用之分散功能由以下逻辑方程式定义:R'=Gray[(R+C)&2N-1]C'=Gray[C]其中Gray=Gray代码运算,定义为:Gray[i]=(i1)⊕(i)及,其中〝&〞=逻辑「及」运算〝⊕〞=互斥「或」运算〝〞=右移运算i=一二进制之整数C=行位址R=列位址C'=分散之行位址R'=分散之列位址N=行/列位址之数据位元数。图式简单说明:第一图显示根据先前方法之一定址系统;第二图显示第一图中记忆体所储存之数据;第三图显示根据本发明之一种定址系统具体设计之位址处理器;及第四图显示第三图中记忆体所储存之数据。 |
